Verilog两位幅值比较器代码报10170语法错误求助

错误原因排查 #

• 第5、7行语法报错：Verilog模块端口列表内的多个端口声明需用逗号分隔，你当前input、output声明行末尾错误使用了分号，导致编译器误判端口列表提前结束，期望匹配右括号时遇到后续内容触发报错。
• 第15行语法报错：assign s0的逻辑表达式中，~B[1]与~B[0]之间遗漏了与运算符&，语法不合法触发报错。

其他潜在编译问题 #

• 大小写不匹配：第18行s3赋值语句中使用了小写b[1]，Verilog大小写敏感，你声明的输入端口为大写B，小写b属于未声明变量，后续会触发未定义变量报错。
• 信号定义不匹配：你声明了10位位宽的向量wire [9:0] s，但后续代码使用的是独立标量s0~s9，两者并不关联，要么将信号定义修改为wire s0, s1, s2, s3, s4, s5, s6, s7, s8, s9;，要么将赋值对象改为s[0]~s[9]的向量索引形式。

修正后完整代码 #

module twobit_comparator(
    //assigning inputs
    input wire [1:0] A, B,
    // assigning outputs
    output wire LT, GT, EQ
    // L=Less, G=Greater, E=Equal 
    );
    
    wire s0, s1, s2, s3, s4, s5, s6, s7, s8, s9;
    
    //A = B output 
    assign s0 = (~A[1] & ~A[0] & ~B[1] & ~B[0]);
    assign s1 = (~A[1] & A[0] & ~B[1] & B[0]);
    assign s2 = (A[1] & ~A[0] & B[1] & ~B[0]);
    assign s3 = (A[1] & A[0] & B[1] & B[0]);
    assign EQ = s0 | s1 | s2 | s3;
    
    //A less than B output 
    assign s4 = (~A[0]) & (~A[1]) & B[0];
    assign s5 = (~A[1]) & B[1];
    assign s6 = (~A[0]) & B[1] & B[0];
    assign LT = s4 | s5 | s6;
    
    // A greater than B output
    assign s7 = (~B[0]) & (~B[1]) & A[0];
    assign s8 = (~B[1]) &  A[1];
    assign s9 = (~B[0]) & A[1] & A[0];
    assign GT = s7 | s8 | s9;
    
endmodule

内容的提问来源于stack exchange，提问作者Juan Diego