基于VHDL的FPGA按键触发多计数器实现技术咨询

整体架构拆分 #

整个功能可拆分四个核心逻辑单元实现，完全匹配需求：

• 按键消抖与边沿检测单元：处理机械按键抖动，仅捕获完整按下释放动作的触发信号
• 计数器寄存器阵列：3个独立寄存器分别存储3个计数器的数值，互不干扰
• 拨码开关选择单元：根据拨码输入选择对应计数器，控制计数触发对象和输出数值
• 全局复位单元：所有计数器共用同一复位信号，触发时全部清零

核心逻辑实现要点 #

• 按键处理逻辑：先对输入按键做20ms消抖（适配常规机械按键抖动时长），然后对消抖后的按键信号做边沿检测，仅在检测到释放上升沿时输出1个时钟周期的计数使能脉冲，避免长按重复触发
• 计数器阵列：定义3个同宽的寄存器组，默认位宽可设为8位（可根据需求调整最大计数范围），每个寄存器仅在自身被拨码开关选中、且收到计数使能脉冲时执行加1操作
• 拨码选择逻辑：3个拨码开关对应3个计数器，同一时间仅允许单个拨码处于导通状态，若多个拨码同时选中默认不执行操作（可根据需求调整优先级）
• 复位逻辑：采用全局异步复位方案，触发时直接将3个计数器的寄存器值全部清零，无需等待时钟沿，复位响应速度更快

核心代码示例 #

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity multi_counter is
    Port (
        clk        : in  std_logic;                     -- 系统时钟 默认适配50MHz
        rst_n      : in  std_logic;                     -- 全局复位 低有效
        key_in     : in  std_logic;                     -- 计数触发按键 按下默认低电平
        dip_switch : in  std_logic_vector(2 downto 0);  -- 3位拨码开关 从高到低对应cnt2/cnt1/cnt0
        cnt_out    : out std_logic_vector(7 downto 0)   -- 选中计数器的数值输出
    );
end multi_counter;

architecture Behavioral of multi_counter is
    -- 消抖相关信号定义
    signal key_debounce : std_logic := '1';
    signal key_delay    : std_logic := '1';
    signal cnt_en       : std_logic;
    -- 3个独立计数器寄存器组
    type cnt_arr is array(2 downto 0) of unsigned(7 downto 0);
    signal cnt_reg : cnt_arr := (others => (others => '0'));
begin

    -- 1. 按键消抖模块
    process(clk, rst_n)
        variable debounce_cnt : integer range 0 to 1000000 := 0; -- 50MHz下20ms对应1e6个时钟周期
    begin
        if rst_n = '0' then
            debounce_cnt := 0;
            key_debounce <= '1';
        elsif rising_edge(clk) then
            if key_in /= key_debounce then
                debounce_cnt := 0;
            else
                if debounce_cnt < 1000000 then
                    debounce_cnt := debounce_cnt + 1;
                else
                    key_debounce <= key_in;
                end if;
            end if;
        end if;
    end process;

    -- 2. 按键释放边沿检测 生成1周期计数使能脉冲
    process(clk, rst_n)
    begin
        if rst_n = '0' then
            key_delay <= '1';
        elsif rising_edge(clk) then
            key_delay <= key_debounce;
        end if;
    end process;
    cnt_en <= key_debounce and not key_delay; -- 消抖信号从低变高即按键释放时触发

    -- 3. 计数器更新逻辑
    process(clk, rst_n)
    begin
        if rst_n = '0' then
            cnt_reg <= (others => (others => '0'));
        elsif rising_edge(clk) then
            if cnt_en = '1' then
                case dip_switch is
                    when "001" => cnt_reg(0) <= cnt_reg(0) + 1;
                    when "010" => cnt_reg(1) <= cnt_reg(1) + 1;
                    when "100" => cnt_reg(2) <= cnt_reg(2) + 1;
                    when others => null; -- 多拨码同时选中时不执行计数
                end case;
            end if;
        end if;
    end process;

    -- 4. 拨码选择输出逻辑
    process(dip_switch, cnt_reg)
    begin
        case dip_switch is
            when "001" => cnt_out <= std_logic_vector(cnt_reg(0));
            when "010" => cnt_out <= std_logic_vector(cnt_reg(1));
            when "100" => cnt_out <= std_logic_vector(cnt_reg(2));
            when others => cnt_out <= (others => '0'); -- 无有效选中时输出0
        end case;
    end process;

end Behavioral;

上板验证注意事项 #

• 确认硬件按键、拨码开关、复位引脚的电平属性与代码定义匹配，若硬件按键按下为高电平，需要对应调整边沿检测的判断逻辑
• 计数器位宽可根据实际计数上限需求修改，若需对接数码管显示可额外添加BCD转7段码的译码模块
• 若需要支持多拨码同时选中时的优先级逻辑，可修改case分支的判断条件，增加优先级判定规则

内容的提问来源于stack exchange，提问作者myke