如何基于FPGA 100MHz时钟生成符合规格的I²C 400kHz时钟及更优分频方案

现有方案的问题 #

你当前使用的2^8=256分频方案输出390.625kHz时钟，误差约为-2.34%，刚好落在I2C规范允许的±10%误差范围内，普通场景下可以通信，但存在两个可优化的问题：

• 分频精度不足：如果对时钟频率要求严格，256分频无法达到标准400kHz的要求，100MHz转400kHz的精确分频系数为250
• 设计规范问题：直接将计数器高位作为工作时钟属于门控时钟设计，在FPGA中容易引入时钟偏斜、时序违规风险；同时你当前代码中sign <= count(8)的赋值放在时序逻辑分支外，属于异步赋值，会额外引入组合逻辑延迟，进一步增加时序风险

符合要求的正确实现方法 #

方案1：精确分频输出独立I2C时钟（适用于需要直接驱动SCL物理引脚的场景） #

该方案可以生成占空比50%的精确400kHz时钟，代码示例如下：

signal count : integer range 0 to 249 := 0;
signal i2c_scl : std_logic := '0';

process(clk, rst)
begin
  if rst = '1' then
    count <= 0;
    i2c_scl <= '0';
  elsif rising_edge(clk) then
    if count = 249 then
      count <= 0;
    else
      count <= count + 1;
    end if;
    -- 计数到124时翻转输出，实现50%占空比
    if count = 124 then
      i2c_scl <= not i2c_scl;
    end if;
  end if;
end process;

如果需要将该信号输出到FPGA引脚，建议将i2c_scl信号放入IO寄存器中，保证输出时序稳定。

方案2：时钟使能方案（FPGA设计优先推荐） #

不需要生成独立的时钟域，所有I2C逻辑都跑在100MHz主时钟下，仅每250个主时钟周期生成一个使能脉冲，控制逻辑动作，完全避免跨时钟域和门控时钟的时序问题，代码示例如下：

signal count : integer range 0 to 249 := 0;
signal i2c_en : std_logic := '0';

process(clk, rst)
begin
  if rst = '1' then
    count <= 0;
    i2c_en <= '0';
  elsif rising_edge(clk) then
    if count = 249 then
      count <= 0;
      i2c_en <= '1';
    else
      count <= count + 1;
      i2c_en <= '0';
    end if;
  end if;
end process;

-- 后续I2C逻辑示例：只有i2c_en为高时才更新状态
process(clk, rst)
begin
  if rst = '1' then
    -- 复位逻辑
  elsif rising_edge(clk) then
    if i2c_en = '1' then
      -- I2C状态跳转、SDA/SCL输出更新逻辑
    end if;
  end if;
end process;

额外注意事项 #

• 处理I2C的SDA和SCL信号跳变时，要预留足够的建立、保持时间，避免违反I2C总线的时序规范
• 若驱动多节点I2C总线，建议对输入的SDA/SCL信号做两级同步，避免亚稳态问题

内容的提问来源于stack exchange，提问作者Ddraig77