SystemVerilog多实例initial块独立随机初始化实现咨询

方案1：VCS专用无代码修改方案 #

你之前使用VCS编译Flag未生效大概率是参数配置错误，正确操作如下：

• 编译阶段添加参数：vcs -ntb_inst_random [你原有编译参数] 设计文件列表
• 仿真阶段可选择指定全局根种子用于复现结果：./simv +ntb_random_seed=自定义整数值
  该参数会让VCS自动为每个模块实例的initial块分配独立的随机数生成器种子，不需要修改任何代码，完全满足不修改模块接口的要求。

方案2：全仿真器兼容代码修改方案（不修改模块接口） #

仅需在random_usage模块的initial块开头添加一行种子初始化代码，不涉及任何端口修改，适配所有标准SystemVerilog仿真器：
修改后的模块代码如下：

module random_usage();
  integer addr1;
  real data;
  initial begin
    // 利用当前实例唯一层级路径生成独立种子
    srandom($hash(%m));
    addr1 = $urandom();
    data  = $urandom();
 
    $display("addr1=%0d, data=%0d",addr1,data);
  end
endmodule

其中%m会返回当前实例的唯一完整层级路径，$hash将路径字符串转换为整数种子，srandom为当前实例的initial块设置独立的随机数生成器，确保不同实例生成的随机序列完全独立互不相同。

注意事项 #

• 不要使用$random替代$urandom，前者为全局共享种子，无法实现实例级独立随机。
• 若需要复现整体仿真结果，可在tb的initial块最开头添加srandom(固定全局种子);，此时各实例仍保持独立随机，仅整体序列可复现。

内容的提问来源于stack exchange，提问作者David