指令缓存与数据缓存是否会自动同步？运行时代码补丁场景下的缓存问题

问题场景：需要在某段代码于另一线程运行的同时，对可执行内存中的指令进行补丁修改，示例代码如下：

Instruction* mem; // pointer to executable memory.
int offset;

void patch(Instruction new_insn){
   mem[offset] = new_insn;
}

疑问：线程2修改指令写入Dcache后，硬件会自动同步Icache么？数据是直接在两个缓存间拷贝还是需要走内存？

绝大多数CPU架构不会自动完成数据缓存（Dcache）和指令缓存（Icache）的同步，你提供的简单赋值补丁代码是无法保证修改后的指令被执行的。

• 普通的缓存一致性协议（如MESI）仅保证多个核心的Dcache之间数据一致，由于指令内存通常被默认为只读，硬件没有做自动同步Icache和Dcache的设计，额外的同步逻辑会大幅提升硬件复杂度和功耗，无意义的同步也会降低指令读取性能。
• 不同架构的具体表现有差异：
  • x86/x86_64架构有强内存模型保证，同核心下修改指令后立刻执行时硬件会自动做同步，但跨核心修改（也就是你描述的双线程跑在不同核心的场景）仍需要手动做同步操作。
  • ARM、RISC-V等精简指令集架构，无论同核还是跨核场景，都不会自动同步Icache和Dcache，必须手动触发同步。
• 你当前的代码写完mem[offset] = new_insn之后，新值仅会存在写入核心的Dcache中，甚至可能还停留在写缓冲（Store Buffer）里未刷到缓存，执行线程对应的Icache完全感知不到数据修改，会继续执行旧的指令。

要让修改生效，必须在补丁写入后手动完成以下操作：

1. 刷写Dcache（Clean Dcache）：将补丁地址对应的Dcache行刷到下一级共享存储（通常是L2缓存或内存），保证其他组件可以读到新值
2. 无效化Icache（Invalidate Icache）：将补丁地址对应的Icache行标记为无效，下次取指时会触发重新拉取
3. 插入架构对应的内存屏障指令，保证上述同步操作全部完成前，后续指令不会提前执行
4. 跨核心场景下，需要向所有可能执行这段代码的核心发送处理器间中断（IPI），触发对应核心也完成对应地址的Icache无效化操作

Icache重新拉取数据时是否需要走内存，取决于架构的缓存设计：如果是统一的L2/L3缓存，Dcache刷到共享缓存后，Icache可以直接从共享缓存拉取新值，不需要走到内存；部分架构也支持Dcache到Icache的直接数据传输。但无论硬件底层怎么实现，软件层面都必须手动触发同步流程，硬件不会自动完成这个操作。

内容的提问来源于stack exchange，提问作者Dan