Verilog实现数组与输入相乘累加功能出现综合错误如何解决

核心问题汇总 #

• 组合逻辑误用非阻塞赋值
  always @(*)会被综合工具推断为组合逻辑块，Verilog编码规范明确要求组合逻辑必须使用阻塞赋值=，你当前代码使用的非阻塞赋值<=是时序逻辑专用语法，会导致仿真与综合行为不一致，也是本次报错的核心诱因之一。
• 组合逻辑存在非法自反馈
  组合逻辑本身没有存储能力，你在计算out0时右侧直接引用了out0自身的旧值，会形成非法反馈环路，综合工具无法正确推导该逻辑的硬件实现。你收到的「always块敏感列表中存在意外的xin事件」报错，本质是工具解析循环逻辑时，无法正确识别xin、输入in和自反馈的out0的敏感关系导致的。
• 乘加逻辑实现错误
  你当前的循环逻辑是每次迭代都给out0叠加新的乘算结果，但没有在累加前对out0做清零操作，即使绕过报错，最终计算结果也不是预期的4个乘项的和，会出现累加值错误。

修复方案 #

纯组合逻辑实现（适用于延迟要求低、数组规模小的场景） #

module arraywithinput(
    input in,
    output reg [11:0] out0
);

reg [7:0] xin[3:0];

initial 
begin
    xin[0] = 7;
    xin[1] = 6;
    xin[2] = 5;
    xin[3] = 2;
end

integer i;

always@(*)
begin
    out0 = 12'd0; // 累加前先清零
    for (i=0; i<4; i=i+1) begin
        // 组合逻辑使用阻塞赋值
        out0 = out0 + (in * xin[i]);
    end
end

endmodule

时序逻辑实现（适用于时钟域电路、避免组合逻辑延迟过大） #

需要额外增加时钟输入，适合实际工程使用：

module arraywithinput(
    input clk,
    input in,
    output reg [11:0] out0
);

reg [7:0] xin[3:0];

initial 
begin
    xin[0] = 7;
    xin[1] = 6;
    xin[2] = 5;
    xin[3] = 2;
end

integer i;

always@(posedge clk)
begin
    out0 <= 12'd0; // 每次时钟触发先清零
    for (i=0; i<4; i=i+1) begin
        // 时序逻辑使用非阻塞赋值
        out0 <= out0 + (in * xin[i]);
    end
end

endmodule

内容的提问来源于stack exchange，提问作者Arslan Majid