Verilog编写8位选择加法器遇reg非恒定、并发赋值目标需net类型报错

报错原因分析 #

两个报错的核心是你混淆了Verilog硬件描述和软件编程的语法规则，具体问题如下：

• add4是硬件模块，实例化代码不能写在always过程块内部：模块是并行存在的硬件实体，不能像软件函数一样在过程块里按需调用，你把实例化写在always块内属于语法错误，同时模块输出端口必须连接wire（线网）类型变量，你把连接变量定义为reg类型，这就是「Target of concurrent assignment or output port connection should be a net type」报错的直接原因。
• always @ (*)后多写了一个分号，直接断开了后续逻辑块和always的关联；且你在过程块内部用了assign关键字，assign是连续赋值语句，仅能用于给wire类型赋值，不能出现在过程块内给reg类型赋值，语法解析异常触发了「coutL is not a constant」报错。
• 变量位宽定义错误：sumL是低4位加法器的和、sum0/sum1是高4位加法器的和，都需要定义为4位宽，你当前定义的是1位，即使语法修正后功能也不符合预期。

修正后的代码 #

module selectAdd8(
    input [7:0] a,
    input [7:0] b,
    input cin,
    output reg [7:0] sum,
    output reg cout
    );

    // 连接模块输出的变量改为wire类型，修正位宽
    wire coutL, cout0, cout1;
    wire [3:0] sumL, sum0, sum1;
    
    // 模块实例化移到过程块外部，三个加法器为并行硬件
    add4 add_lower(a[3:0],b[3:0],cin,sumL,coutL);
    add4 add4_0(a[7:4],b[7:4],1'b0,sum0,cout0);
    add4 add4_1(a[7:4],b[7:4],1'b1,sum1,cout1);
    
    // 去掉always后多余分号，过程块内直接做过程赋值，不用assign
    always @ (*) begin
        if (coutL == 1'b1) begin
            sum = {sum1, sumL};
            cout = cout1;
        end else begin
            sum = {sum0, sumL};
            cout = cout0;
        end
    end

endmodule

关键修改说明 #

• 模块实例化全部移到always块外，连接模块输出的变量从reg改为wire类型，解决端口连接类型报错
• 删除always @ (*)后的多余分号，去掉过程块内的assign关键字，直接对reg类型的输出做过程赋值，解决语法解析报错
• 修正sumL、sum0、sum1的位宽为4位，保证位宽匹配
• 字面量0/1改为1'b0/1'b1，避免隐式位宽转换风险

内容的提问来源于stack exchange，提问作者marchive7