SystemVerilog中使用'1判断packed array所有位是否置1的原理咨询

你提到的“'1是有符号整数通过符号位扩展为全1”是常见的误解，该写法的运行逻辑完全遵循SystemVerilog的填充字面量语法规则，具体如下：

• '1 是SystemVerilog（IEEE 1800标准）专门定义的填充字面量，同系列的还有'0、'x、'z，这类字面量的核心特性是位宽完全由上下文的运算需求自动推导，所有位都会被填充为字面量对应的值。
• 在表达式 array == '1 中，'1的位宽会自动匹配左侧array的位宽：你定义的array是位宽为SIZE的packed数组，因此'1会自动生成为SIZE位全1的数值参与比较，整个过程不涉及有符号数的符号位扩展逻辑。
• 该写法的实际效果等价于传统Verilog中的 array == {SIZE{1'b1}}，但语法更简洁，不需要手动指定位宽拼接，也不会出现位宽不匹配的潜在问题。

补充说明：普通单比特整数字面量1才是有符号类型，在高位扩展时如果处于有符号运算上下文会补符号位1，不要和'1这个特殊填充字面量的规则混淆。

内容的提问来源于stack exchange，提问作者Devin B