Verilog实现真值表时reg输出无法被连续赋值问题求助

错误原因 #

1. 赋值类型不匹配：标准Verilog环境下，output logic会被默认识别为reg类型，reg类型变量仅能在always/initial这类过程块中赋值，你用assign连续赋值语句驱动reg类型的x端口，就会触发类型不匹配报错。
2. 模块名不符合要求：题目要求模块名为e1_truthtable，你的代码里模块名写为truth_table，会导致编译时端口关联错误。
3. 代码里的&是HTML转义字符，实际代码中需要替换为&才能正常识别。

解决方法 #

方案1：兼容标准Verilog写法 #

将输出端口类型改为wire适配assign赋值，同时修改后的模块代码如下：

module e1_truthtable(
       input wire[2:0] a,
       input wire[3:0] b,
       output wire x,
       output wire[2:0] y
    );
    // 当前x逻辑符合真值表要求
    assign x = (a[2] & b[2]) || (&a & b[1]);
    // 暂时给y赋默认值避免编译警告，后续可补充真值表逻辑即可
    assign y = 3'd0;
endmodule

同时修改testbench中的模块例化语句，匹配修改后的模块名：

// 把原来的truth_table改为e1_truthtable即可
e1_truthtable tb(
    .a(a),
    .b(b),
    .x(x),
    .y(y)
);

方案2：SystemVerilog语法适配 #

如果你的编译环境支持SystemVerilog，保留logic类型，改用组合逻辑过程块实现即可：

module e1_truthtable(
       input logic[2:0] a,
       input logic[3:0] b,
       output logic x,
       output logic[2:0] y
    );
    always_comb begin
        x = (a[2] & b[2]) || (&a & b[1]);
        y = 3'd0;
    end
endmodule

内容的提问来源于stack exchange，提问作者Student