Verilog实现50MHz转1MHz频率缩放时出现endmodule语法错误

问题修复说明 #

报错翻译 #

错误(10170)：PWM_Gen.v文件第51行Verilog HDL语法错误，错误位置靠近endmodule关键字，期望出现分号;。

错误原因 #

• 核心语法错误：counter子模块实例化语句的末尾漏掉了分号;，编译器解析到endmodule时仍未找到预期的分号，因此抛出该错误。
• 隐藏逻辑错误：输出端口PWM_OUT在always过程块中被赋值，但没有声明为reg类型，修复语法错误后编译会触发新的类型不匹配错误。

修正后完整代码 #

module PWM_Gen(
input clk,             // 时钟输入
input [7:0]DUTY_CYCLE, // 占空比输入
output reg PWM_OUT     // PWM输出，修改为reg类型适配过程赋值
);

reg [7:0]counter_out; // 8位计数器

always @(posedge clk)   
begin
   if (DUTY_CYCLE > counter_out)
      PWM_OUT = 1;
   else
      PWM_OUT = 0;
end

counter counter_inst (  
    .clk(clk),
    .counter_out(counter_out)
); // 此处补充分号

endmodule

补充说明 #

如果要实现50MHz输入时钟转1MHz PWM输出的功能，配套的counter模块需要配置为计数到49时自动清零，保证单个PWM周期为50个50MHz时钟周期（对应1MHz频率），即可实现占空比可调的1MHz PWM信号输出。

内容的提问来源于stack exchange，提问作者Kunal R