iCE40 FPGA如何级联SB_RAM40_4K BRAM实现统一帧缓存存储数组

结论先行 #

完全可以通过多实例化SB_RAM40_4K原语的方式，将多块BRAM拼接为统一寻址的大容量存储，满足你3003字节的帧缓存需求。
iCE40LP1K总共有16块4kbit规格的BRAM，你只需要用到6块（总容量3072字节，刚好覆盖3003字节需求），资源消耗完全在器件承受范围内。

实现方案 #

你可以选择两种实现方式，新手更推荐第一种自动映射方案，不需要手动处理级联逻辑。

方案1：工具自动映射（新手优先） #

直接写行为级的RAM描述，只要参数符合iCE40 BRAM的规格，综合工具会自动将其映射为多块SB_RAM40_4K级联的结构，自动完成地址译码、块选通等逻辑：

// 单时钟、8位宽、3003深度的帧缓存行为级描述
module vfd_frame_buf (
    input clk,
    input we, // 写使能，高电平有效
    input [11:0] addr, // 总地址位宽12位，可覆盖4096字节范围
    input [7:0] wdata,
    output reg [7:0] rdata
);

// 定义3003字节的存储数组
reg [7:0] frame_buf [0:3002];

always @(posedge clk) begin
    if (we) begin
        frame_buf[addr] <= wdata;
    end
    // BRAM默认读延迟1周期，和SB_RAM40_4K原生时序匹配
    rdata <= frame_buf[addr];
end

endmodule

方案2：手动实例化原语级联 #

如果需要精准控制BRAM的参数，也可以手动实例化6块SB_RAM40_4K，通过地址译码实现级联：

• 地址拆分规则：单块SB_RAM40_4K配置为512x8模式时，地址位宽为9位，因此将12位总地址拆分为高3位块选信号+低9位块内地址
• 写控制逻辑：根据高3位的译码结果，仅给选中的BRAM块输出写使能信号，其余块写使能拉低
• 读控制逻辑：根据高3位的译码结果，选通对应BRAM的读数据作为最终输出

单块BRAM的实例化参考代码：

// 第0块BRAM，对应地址范围0x000~0x1FF
SB_RAM40_4K #(
    .WRITE_MODE(0), // 普通写模式
    .READ_MODE(0),  // 普通读模式
    .INIT_FILE("none")
) bram_inst_0 (
    .RDATA(rdata_0),
    .RADDR(addr[8:0]), // 低9位块内地址
    .RCLK(clk),
    .RCLKE(1'b1),
    .RE(1'b1),
    .WADDR(addr[8:0]),
    .WCLK(clk),
    .WCLKE(1'b1),
    .WE(we & (addr[11:9] == 3'd0)), // 仅高3位为0时本块可写
    .WDATA(wdata),
    .MASK(4'b0) // 8位访问模式下无需掩码
);

其余5块仅需修改块选判断条件addr[11:9] == 3'dx即可，最后用一个选择器根据高3位选通对应块的读数据输出。

注意事项 #

• 两种实现方式的读延迟都是1周期，对接Tri-SPI PHY逻辑时要注意时序匹配，避免读数据错位
• 有效访问地址范围为0~3002，超出范围的访问可以添加非法地址判断逻辑，避免误写无效存储区域
• 如果不需要特殊配置，优先使用行为级描述方案，可大幅降低手写级联逻辑出错的概率

内容的提问来源于stack exchange，提问作者TinLethax