带Preset预置和Clear清零端的D锁存器时序图资料查找

首先明确带异步预置、清零端的D锁存器和你参考的D触发器核心差异仅在时钟触发逻辑，异步端的行为规则完全一致，你可以按照以下逻辑直接推导对应时序图，完全适配备考需求：

• 异步端优先级最高，绝大多数商用器件的Preset和Clear为低有效：
  • 当Preset为低电平、Clear为高电平时，无论Clock、D端口输入是什么，Q端口会立刻被强制置为1，不需要等待时钟信号的变化
  • 当Preset为高电平、Clear为低电平时，无论Clock、D端口输入是什么，Q端口会立刻被强制置为0
  • 禁止Preset和Clear同时输入低电平，该状态下输出逻辑非法，退出该状态时的输出值无法确定
• 当Preset和Clear都为高电平时，锁存器进入正常工作模式：
  • Clock为高电平时，锁存器处于透明状态，Q输出会直接跟随D输入的变化而变化
  • Clock为低电平时，锁存器处于锁存状态，Q输出会保持Clock跳变为低电平前最后一刻的D输入值，不会再随D的变化而改变

你手里的D触发器参考时序是时钟边沿触发逻辑，仅在Clock上升沿更新输出，把这部分规则替换为上述的电平触发规则，就能得到你需要的全端口D锁存器时序图。

内容的提问来源于stack exchange，提问作者user16951674