Verilog编写四位全加器出现invalid module item语法错误如何解决

错误根因 #

你遇到的报错核心来自2个可排查点：

• 位范围声明语法错误：Verilog规定向量位范围的分隔符必须为冒号:，你的代码中所有[3,0]格式的位宽声明都误用了逗号,，编译器无法识别该格式，直接触发变量声明行的语法错误，后续的模块实例化行也会被连带判定为无效模块项。
• 子模块未提前定义：如果你的工程中没有提前编写并编译fulladder一位全加器子模块，实例化行也会触发语法报错。

修复步骤 #

1. 将所有位宽声明中的逗号替换为冒号，修正后的完整代码如下：

module fourbitadder(a,b,carry,s,outcar);
input [3:0]a,b;
input carry;
output  [3:0]s;
output outcar;     
wire c_1,c_2,c_3,c_4;
wire [3:0]p;                                    
fulladder fa1(a[0],b[0],carry,p[0],c_1);
fulladder fa2(a[1],b[1],c_1,p[1],c_2);          
fulladder fa3(a[2],b[2],c_2,p[2],c_3);
fulladder fa4(a[3],b[3],c_3,p[3],c_4);
assign s=p;
assign outcar = c_4;
endmodule 

2. 确认你的工程中存在可正常编译的fulladder一位全加器模块，示例参考如下：

module fulladder(a,b,cin,s,cout);
input a,b,cin;
output s,cout;
assign s = a ^ b ^ cin;
assign cout = (a&b) | (b&cin) | (a&cin);
endmodule

按以上步骤修改后即可消除报错。

内容的提问来源于stack exchange，提问作者amudala gopikrishna