Intel Xeon E5-2650 v4平台如何将缓存行仅刷新至L3缓存

你使用的Xeon E5-2650 v4属于Broadwell架构，不支持Ice Lake才引入的CLDEMOTE缓存行降级指令，你提到的clflush指令会失效所有层级缓存中的目标行副本，并将脏行写回内存，确实无法实现仅保留L3副本的需求。不过该架构的L3为包含式共享缓存，所有L1、L2中的缓存行默认在L3中存在副本，只要将目标行从L1/L2中驱逐且不触发内存写回，即可满足你的实验需求，具体可采用以下方案：

• 方案1：同核超线程L1/L2驱逐法
  你的CPU每个物理核具备2个超线程，共享L1、L2缓存。你可以将测试线程绑定到固定物理核的其中一个超线程，在同核的另一个空闲超线程上循环读取总大小为32KB（L1d容量）+256KB（L2容量）的无关数据集，即可将当前核L1、L2中的所有目标缓存行驱逐。干净的被驱逐行会直接保留在L3中，不会写入内存；如果目标行是脏行，驱逐时会自动同步到L3的副本，也不需要刷到内存。
• 方案2：结合NTA预取实现精准控制
  你可以使用_mm_prefetch((char*)目标地址, _MM_HINT_NTA)内置函数对目标地址发起预取，Intel Broadwell架构对NTA预取的实现逻辑是仅将目标行加载到L3缓存，不会进入L1、L2。完成预取后执行一次轻量的L1/L2驱逐操作，即可保证目标行稳定存在于L3中。
• 方案3：基于L3 CAT（缓存分配技术）隔离
  你的CPU flags中存在cat_l3标识，支持L3缓存分配技术。你可以通过MSR寄存器配置L3缓存分区，将目标缓存行所属的内存区域绑定到专用的L3分区，同时限制测试核心的L1/L2占用优先级，避免目标行被加载到L1/L2。

注意事项 #

• 测试前需关闭对应核心的硬件预取功能，可通过写入MSR 0x1A4寄存器配置，避免硬件预取自动将目标行拉回L1/L2导致时延波动。
• 双路NUMA环境下需将所有测试内存和测试线程绑定到同一个NUMA节点，避免跨NUMA访问L3导致时延不一致。
• 如果需要更精准的缓存状态控制，可以编写内核模块直接操作缓存控制寄存器，比用户态方案的稳定性更高。

内容的提问来源于stack exchange，提问作者Gerrie