VHDL实现AD7822并行ADC输入读取输出恒高问题求助

核心错误点 #

• 缺失DR（转换完成信号）判断逻辑：你明确提到需要等待DR置低后再读取转换结果，但现有代码完全未将DR信号纳入端口和逻辑判断，读取时机不符合时序要求。
• 未控制AD7822的并行输出三态门：AD7822的8位数据输出为三态结构，只有拉低RD（读使能）引脚时才会把转换结果放到数据总线上，若未正确控制RD电平，读取到的是总线高阻态对应的默认高电平，也就是你实测的全1现象。
• CONVST生成逻辑存在边界风险：现有逻辑中convst低电平仅持续1个50MHz时钟周期（20ns），刚好踩手册要求的最小CONVST低电平宽度阈值，建议保留一定余量，避免硬件时序裕量不足导致转换未触发。
• 读取逻辑与器件时序不匹配：现有读逻辑是检测rd为低后计数1个周期就锁存数据，未对齐DR置低后的读时序要求，无法保证锁存的是有效转换结果。

修正后的代码示例 #

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity db_read is
    generic
    (
        -- 50MHz时钟下，div=5对应10MHz转换速率，可根据需求调整
        div : natural := 5
    );
    port
    (
        clk_in      : in  std_logic;
        -- 新增DR信号输入（AD7822转换完成标志）
        dr          : in  std_logic;
        db_input    : in  std_logic_vector (7 downto 0) := (others => '0');

        convst      : out std_logic := '1';
        -- 新增RD信号输出（控制AD7822三态输出）
        rd          : out std_logic := '1';
        db_output   : out std_logic_vector (7 downto 0) := (others => '0')
    );
    
end db_read;

architecture arch1 of db_read is
    -- 状态机定义，拆分转换、等待完成、读三个阶段
    type adc_state_t is (GEN_CONVST, WAIT_DRDY, READ_DATA, IDLE);
    signal current_state : adc_state_t := GEN_CONVST;
    signal cont_convst    : integer range 0 to div := 0;
begin

    process(clk_in)
    begin
        if rising_edge(clk_in) then
            case current_state is
                when GEN_CONVST =>
                    cont_convst <= cont_convst + 1;
                    -- CONVST拉低2个时钟周期（40ns），满足手册最小脉宽要求
                    if cont_convst = 0 then
                        convst <= '0';
                    elsif cont_convst = 2 then
                        convst <= '1';
                        current_state <= WAIT_DRDY;
                    end if;

                when WAIT_DRDY =>
                    -- 等待DR置低，代表转换完成
                    if dr = '0' then
                        rd <= '0'; -- 拉低RD打开三态输出
                        current_state <= READ_DATA;
                    end if;

                when READ_DATA =>
                    -- 锁存总线上的有效转换结果
                    db_output <= db_input;
                    rd <= '1';
                    cont_convst <= 0;
                    current_state <= IDLE;

                when IDLE =>
                    -- 等待下一个转换周期触发
                    cont_convst <= cont_convst + 1;
                    if cont_convst = div - 3 then -- 扣除前面CONVST占用的3个周期
                        cont_convst <= 0;
                        current_state <= GEN_CONVST;
                    end if;
            end case;
        end if;
    end process;

end arch1;

硬件排查补充项 #

• 确认AD7822的模式配置引脚（MODE、REF等）电平正确，已设置为你需要的自动工作模式。
• 确认模拟输入量程、参考电压接线正确，电位计输出电压在AD7822的有效输入范围内。
• 用示波器测量CONVST、DR、RD、数据总线的实际波形，确认时序匹配器件手册要求。

内容的提问来源于stack exchange，提问作者Alejandro Fernández Suárez