能否在PYNQ系列FPGA开发板上使用Migen、Chisel这类新型HDL语言开发PL端程序

完全可以在PYNQ支持的Zynq系列开发板上使用Migen、Chisel这类高阶硬件描述语言生成Verilog开展PL端开发，整个开发流程和原生手写Verilog/VHDL的适配度极高，不需要额外修改PYNQ的加载逻辑。

核心开发流程 #

• Migen、Chisel的输出产物都是标准Verilog代码，Vivado对这类自动生成的Verilog源码兼容性良好，你可以直接将生成的Verilog文件导入现有Vivado工程，和手写HDL一样完成IP核封装、综合、布局布线全流程。
• 最终生成的比特流（.bit）和硬件手账文件（.hwh）和传统手写HDL得到的文件没有区别，直接导入PYNQ板卡的Jupyter环境后，即可通过Overlay类正常加载PL端逻辑，PS和PL的交互逻辑也和原有开发流程完全一致。

开发注意事项 #

• 用Migen、Chisel编写逻辑时，注意匹配Zynq7020的器件支持特性，避免使用面向更先进FPGA工艺的专属语法特性，防止Vivado综合报错。
• 导出Verilog前可先在对应工具链内做语法和逻辑仿真验证，提前排除逻辑问题减少Vivado迭代次数。

内容的提问来源于stack exchange，提问作者abunickabhi