Verilog中拼接运算符{}与移位运算符<<实现移位操作的差异

reg [3:0]a;
reg in;

// 实现方式1：拼接运算符实现移位
a <= {a[2:0],in}; 

// 实现方式2：移位运算符实现移位
a <= a << 1; 

注：两种写法默认功能不等效：拼接写法左移后最低位填入的是in信号，a<<1的移位写法左移后最低位默认补0，若要实现和拼接完全相同的功能，移位写法需调整为a <= (a << 1) | in;。以下对比默认基于功能等效的固定移位场景展开。

两种实现方式的区别 #

a) 运算速度 #

• 拼接运算符实现：本身没有任何组合运算开销，本质是直接做寄存器端口的连线，总延迟仅为寄存器本身的时钟到输出（Tco）延迟，速度达到理论上限，且不会随数据位宽变大而升高。
• 移位运算符实现：如果是固定位数移位且综合器优化等级足够，会被优化成和拼接完全一致的连线逻辑，延迟和拼接实现无差别；但如果移位位数是变量、或者综合器未做对应优化，会调用通用移位器资源，产生额外的组合逻辑延迟，位宽越大延迟越高，速度明显慢于拼接实现。

b) 综合后的硬件实现 #

• 拼接运算符实现：完全是寄存器输出的重映射，四个寄存器的输入分别接前一级寄存器的输出、最低位接in信号，不会产生任何额外的LUT、移位器等组合逻辑资源，硬件结构极简。
• 移位运算符实现：固定移位且优化到位的前提下，最终硬件和拼接实现完全一致；但如果是动态移位、或者综合器未识别到固定移位的场景，会额外占用LUT资源实现移位逻辑，高位宽场景下甚至会调用专用移位IP，整体资源占用量高于拼接实现。

推荐使用方式 #

通常更推荐拼接运算符实现的写法。
这种写法是显式指定硬件连接行为，完全不需要依赖综合器的优化策略，就能稳定得到最优的面积和速度结果，同时代码可读性更强，其他开发者看代码时可以直接明确移位后填充的信号值，不会产生歧义。而移位运算符的写法受综合工具优化策略、移位参数是否固定的影响较大，后续代码迭代时很容易产生预期外的硬件结果，需要额外做一致性检查。

内容的提问来源于stack exchange，提问作者Subham Kumar