Quartus Prime时序报告数据路径的Equal3~1、Selector0~2等标识是什么？

你观察到的Equal/Selector/LessThan前缀的节点确实是Quartus对HDL中无显式命名的比较运算、选择逻辑、大小比较等组合逻辑自动生成的实例名，后缀datac/datad对应逻辑单元输入端口，combout对应组合逻辑输出端口，可通过以下方法快速定位对应代码：

• 使用Chip Planner快速定位
  选中时序报告中的目标节点，右键点击选择Locate in Chip Planner，打开后在节点属性面板找到Source Location字段，会直接显示对应的SystemVerilog文件路径和精确行号。
• 使用Technology Map Viewer定位
  右键时序报告中的目标节点，选择Locate in Technology Map Viewer > Post Mapping，选中对应节点后属性面板的Origin栏会关联到源代码位置，同时可直观看到该逻辑的映射结构，确认其属于比较器、多路选择器还是其他运算单元。
• 从根源避免匿名节点生成
  对于关键路径上的组合逻辑，可通过显式命名的方式让Quartus保留自定义信号名，无需再查询自动生成的标识，示例如下：

// 原匿名逻辑，会生成Equalxx自动命名
assign res = (a == b) ? sel0 : sel1;

// 显式命名后，时序报告中会直接显示equal_ab信号名
logic equal_ab;
assign equal_ab = a == b;
assign res = equal_ab ? sel0 : sel1;

• 自动命名规则速查
  名称中~后的数字为同类型逻辑的全局自动编号，Equal对应==运算，LessThan对应<运算，Selector对应三元运算符/if组合生成的多路选择器。

内容的提问来源于stack exchange，提问作者Lakshya Goyal