Verilog中能否将顶层模块输出作为时序逻辑子模块的输入？

结论 #

这种写法在Verilog语法层面完全合法，也符合行业常规编码规范，不需要刻意避免。

具体说明 #

• 语法层面合理性：你代码中声明的顶层输出端口d，本质上是一个共享的信号节点，同时连接了两个负载：顶层对外的输出引脚、子模块sample_submodule_2的输入端口D。这种单驱动源带多个负载的连接方式是Verilog语法明确支持的，不会出现语法错误。
• 时序逻辑可靠性：由于两个子模块都是时序逻辑，d是sample_submodule_1内部触发器输出的信号，送到sample_submodule_2的输入后会被后者的触发器采样，只要满足时序路径的建立/保持时间要求，功能完全稳定，和模块内部普通的寄存器间驱动逻辑没有任何区别，不存在额外的时序风险。
• 行业应用场景：这类写法在实际工程中非常常见，比如需要将内部关键信号对外引出做观测、或者给同层级其他子模块复用时，都会直接将内部驱动的信号同时声明为顶层输出，不需要额外绕线增加无用的中间节点。

注意事项 #

仅需要注意避免两个常见错误即可：

1. 不要给d添加额外的驱动源，避免出现多驱动冲突
2. 顶层d的端口类型（wire/reg）需要和sample_submodule_1的输出端口类型匹配，符合Verilog的类型规则即可

你给出的示例代码结构完全正确，只要子模块内部端口定义匹配，就可以正常综合、实现预期功能。

内容的提问来源于stack exchange，提问作者won5830