Quartus18.0实例化软处理器报Error10170语法错误问题咨询

错误根因 #

你遇到的语法错误是因为软核实例化代码被放在了DE10_LITE_Golden_Top模块定义的外部，Verilog语法规定所有模块实例化逻辑必须写在module和endmodule之间的区域，不允许在模块外直接编写实例化语句。

修复步骤 #

• 将开头的core u3(...)整个实例化代码块，移动到DE10_LITE_Golden_Top模块内「Structural coding」注释下方、endmodule之前的位置
• 替换实例化代码中所有<connected-to-xxx>占位符为实际要连接的开发板信号，可参考以下连接示例：

//=======================================================
//  Structural coding
//=======================================================
core u3 (
    .altpll_1_areset_conduit_export   (1'b0),   //  PLL复位按需配置
    .altpll_1_locked_conduit_export   (),   //  PLL锁定指示信号按需引出
    .clk_clk                          (MAX10_CLK1_50),                          // 连接开发板50MHz主时钟
    .clk_0_clk                        (),                        // 软核额外时钟按需连接
    .pio_0_external_connection_export (LEDR), // PIO输出连接开发板LED指示灯
    .pio_1_external_connection_export (SW), // PIO输入连接开发板拨码开关
    .reset_reset_n                    (KEY[0]),                    // 复位信号连接开发板按键（默认低有效）
    .reset_0_reset_n                  (KEY[0]),                  // 额外复位信号按需连接
    .altpll_0_c1_clk                  ()                   // PLL输出时钟按需连接
);

endmodule

• 确认Quartus项目已经导入了Platform Designer生成的core软核所有关联源文件，避免后续编译找不到core模块定义。

内容的提问来源于stack exchange，提问作者guigenta