Quartus环境下设计T触发器出现VHDL语法错误问题求助

你的代码存在4个语法/规则错误，对应报错原因如下：

• process结构缺失begin关键字：VHDL中process块的标准语法为 process(敏感信号列表) [可选变量声明] begin 顺序逻辑语句 end process;，你在process (CLK)之后直接写if逻辑，没有加begin，这就是Quartus提示expecting "begin", or a declaration statement的直接原因。
• 使用全角单引号字符：代码中CLK’event、CLK = ‘1’里的单引号是中文全角字符，VHDL编译器仅识别半角单引号'，会判定为非法字符触发语法错误。
• out模式端口不支持读回：代码中Q <= not Q需要读取Q的当前输出值，但你声明的Q是out端口，默认只有输出能力没有读回权限，需要新增内部缓存信号存储Q的当前值，或者将Q的端口模式改为buffer。
• 并发赋值语句误用在顺序逻辑区：Q <= Q when T = '0'这类带when的条件赋值属于并发语句，不能放在process内部的顺序逻辑区域，需要替换为if顺序判断语句。

修正后的完整可运行代码 #

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity T_flipflop is
   Port ( T : in std_logic;
         CLK : in std_logic;
         Q : out std_logic ); 
end T_flipflop;

architecture Behavioral of T_flipflop is
-- 新增内部信号缓存Q的当前值，解决out端口无法读回的问题
signal q_buf : std_logic := '0';
begin
  process (CLK) 
  begin -- 补上缺失的begin关键字
    if (CLK'event and CLK = '1') then -- 替换为半角单引号
      if T = '0' then -- 用顺序if语句替代并发when赋值
        q_buf <= q_buf;
      else
        q_buf <= not q_buf;
      end if;
    end if;
  end process;
  -- 将缓存值赋值给输出端口
  Q <= q_buf;
end Behavioral;

额外优化说明 #

你原来代码中引用的IEEE.STD_LOGIC_ARITH.ALL和IEEE.STD_LOGIC_UNSIGNED.ALL是Synopsys的非标准库，当前T触发器设计不需要用到这两个库，仅保留IEEE.STD_LOGIC_1164.ALL即可，后续做算术逻辑设计时也建议优先使用IEEE官方标准的NUMERIC_STD库。

内容的提问来源于stack exchange，提问作者Alselvdor