如何确定多周期数据通路的关键路径与最大时钟频率
多周期数据通路的时钟周期由单阶段内最长路径（关键阶段）决定，而非跨全通路的全局关键路径；耗时最长的
lw（Load Word）指令总执行时间 = 该指令占用的时钟周期数 × 由关键阶段确定的时钟周期。
和单周期通路的核心逻辑差异
单周期通路中，所有指令在1个时钟周期内走完从取指到写回的全流程，中间没有任何寄存器切断路径，因此时钟周期必须覆盖全通路最长的串行路径（也就是全局关键路径，恰好是lw指令的全流程延迟），最大时钟频率完全由这条全局路径决定。
多周期通路把指令执行拆分为多个独立的等长时间阶段，阶段之间插入临时寄存器保存中间结果，单时钟周期内信号最多只能走完1个阶段的逻辑，不可能跨阶段传输，因此不需要考虑跨多个阶段的全局路径延迟，只需要保证时钟周期能覆盖单个阶段内的最长路径延迟即可——这个延迟最高的阶段就是关键阶段（critical stage），时钟周期、最大时钟频率完全由它决定。
经典MIPS多周期的阶段延迟构成
以标准5阶段多周期MIPS实现为例，每个阶段的延迟构成为（所有延迟都包含阶段出口寄存器的建立时间、入口寄存器的clk-to-q延迟）：
- IF（取指阶段）：PC输出→指令存储器读取→PC自增计算，延迟包含PC寄存器输出延迟、指令存储器读延迟、自增加法器延迟、IF/ID寄存器建立时间
- ID（译码/读寄存器阶段）：指令译码→寄存器堆读源操作数→符号扩展立即数→分支目标地址计算，延迟包含IF/ID寄存器输出延迟、寄存器堆读延迟、符号扩展延迟、分支地址加法器延迟、ID/EX寄存器建立时间
- EX（执行/地址计算阶段）：根据指令类型选择ALU输入→完成ALU运算（有效地址计算/算术逻辑运算/分支比较），延迟包含ID/EX寄存器输出延迟、ALU输入选路MUX延迟、ALU运算延迟、EX/MEM寄存器建立时间
- MEM（存储器访问阶段）：根据指令类型访问数据存储器（load读内存/store写内存），延迟包含EX/MEM寄存器输出延迟、数据存储器读/写延迟、MEM/WB寄存器建立时间
- WB（写回阶段）：选择写回数据（ALU结果/load读取的内存数据）→写入寄存器堆，延迟包含MEM/WB寄存器输出延迟、写回数据选路MUX延迟、寄存器堆写建立时间
时钟周期T必须大于等于上述5个阶段里的最高延迟值，对应的最大时钟频率为f_max = 1/T。绝大多数经典实现中数据存储器读延迟最高，因此MEM阶段通常是关键阶段，部分实现中如果指令存储器、ALU延迟过高，IF、EX阶段也可能成为关键阶段。
Load Word指令的最长耗时计算
lw是所有指令中占用阶段最多的指令，需要完整走完IF、ID、EX、MEM、WB共5个时钟周期，其余指令占用周期数更少：
- R型算术逻辑指令：4周期（跳过MEM阶段）
- store指令：4周期（跳过WB阶段）
- 分支指令：3周期（EX阶段完成分支判断后直接跳转，不需要MEM、WB）
- 跳转指令：3周期
多周期通路中所有阶段采用等长时钟周期，哪怕某个阶段实际逻辑延迟远小于时钟周期，也必须等待时钟沿触发才能进入下一阶段，因此lw的总执行耗时固定为5 * T，不需要把各阶段的实际延迟直接累加。
常见误区澄清
- 误区1：多周期时钟频率由全局关键路径决定。错误，阶段间的寄存器已经把长路径切断，单周期内不存在跨阶段的信号传输，全局跨阶段路径不会成为时序约束。
- 误区2：lw总耗时等于全通路累加延迟（即单周期的时钟周期长度）。错误，多周期的时钟周期只需要覆盖单阶段最长延迟，lw总耗时为5倍时钟周期，虽然单条lw的耗时未必比单周期实现短，但整体时钟频率更高，短周期指令的执行效率远高于单周期。
- 误区3：关键阶段固定是MEM访存阶段。错误，关键阶段由实际硬件的各模块延迟参数决定，不存在固定的关键阶段。
内容的提问来源于stack exchange，提问作者beaver7
