单周期处理器关键路径为何不计入末尾寄存器写延迟？

核心本质是通用寄存器组为时钟边沿触发器件，读写操作分属时钟周期两端的触发沿，不会在同一个周期内形成两次串行的寄存器完整延迟。

• 寄存器读操作属于组合逻辑行为：时钟周期起始的触发沿到来后，寄存器中存储的值会经过固定的clk-to-q延迟（也就是题目里给出的200ps Regs延迟）输出到读端口，这部分延迟发生在当前周期内，必须计入关键路径。
• 寄存器写操作是边沿触发行为：写入动作只在周期末尾的时钟沿瞬间完成，不存在“写入过程要消耗200ps周期时长”的情况。设计只需要保证送到寄存器写端口的数据、写使能、目标寄存器号在时钟沿到来前满足建立时间要求即可，写动作本身不占用周期内的组合逻辑通路延迟。

对两条路径差异的解释 #

你提出的路径I-Mem + Regs + Mux + ALU + D-Mem + MUX + Regs的错误，是把寄存器的写操作误判成了和读操作一样的、需要在周期内串行走完的组合逻辑延迟。
实际load指令的关键路径逻辑是：

1. 周期起始时钟沿触发，首先经过I-Mem延迟取出load指令
2. 指令中的源寄存器号送到寄存器堆读端口，经过Regs延迟读出基址寄存器的值
3. 基址值经过Mux选通送到ALU，和立即数偏移计算得到内存访问地址
4. 地址送到D-Mem，经过延迟读出要加载的数据
5. 读出的数据经过写回阶段的Mux选通，送到寄存器堆的写端口
   到这一步为止，所有组合逻辑已经走完，只需要等周期末尾的时钟沿到来，就可以把数据写入目标寄存器，不需要再额外消耗一次200ps的Regs延迟。

结合给定参数的计算验证 #

给定功能块延迟：I-Mem 400ps、Mux 30ps、ALU 120ps、Regs 200ps、D-Mem 350ps
未改进单周期处理器的周期时间 = 400 + 200 + 30 + 120 + 350 + 30 = 1130ps，和参考解答的计算逻辑完全匹配。

补充一个容易混淆的点：如果是多级流水线结构，每一级流水段寄存器的clk-to-q延迟才会计入下一级的路径，但单周期处理器整周期只有首尾两个时钟沿，中间没有额外的流水寄存器，自然不会出现两次寄存器延迟累加的情况。

内容的提问来源于stack exchange，提问作者coaspe