如何将PCIe设备连接至Chipyard设计及无额外时钟实现咨询

已验证双时钟配置操作步骤 #

• 时钟域划分规则：将edge覆盖层内的PCIe PHY层与Chipyard核心逻辑划入两个独立时钟域，PHY侧直接使用PCIe插槽提供的100MHz参考时钟驱动，核心侧使用板卡原有晶振输入的系统时钟驱动，两个域禁止复用同一时钟源。
• 约束文件修改：在板卡顶层约束中单独为PCIe PHY参考时钟引脚添加周期约束、IO延迟约束，将两个时钟划入独立时钟组，不做跨时钟路径的同步时序分析；两个域之间的所有信号传输统一走PCIe控制器自带的AXI异步跨域桥，不要手动添加打拍同步器处理跨域路径。
• 覆盖层适配调整：针对非VCU118板卡做的edge覆盖层小幅修改只要没有改动PCIe控制器、跨域桥的核心连接逻辑就无需回退，仅需将PCIe控制器的时钟输入端口从原系统时钟接线改接至板卡PCIe插槽的参考时钟引脚，同时为两个时钟域分别做独立的同步复位逻辑；配置覆盖层参数时，显式将PCIe控制器到系统总线的AXI连接跨域类型指定为AsynchronousCrossing()，不要使用默认的同步跨域配置，避免综合器优化跨域路径引发时序违例。
• 功能验证流程：烧录比特流后首先读取PCIe配置空间的厂商ID寄存器，若能读到非全0xFF的有效值则说明PHY链路训练成功，后续再跑内存映射读写、DMA大包传输测试，确认跨域传输无丢包、错包即可。

单时钟（无额外时钟）方案可行性说明 #

不新增额外时钟的单时钟方案目前无稳定落地的公开实现，核心限制如下：

PCIe PHY链路训练对参考时钟的抖动容限要求极高，普通板载系统时钟的抖动参数普遍达不到PCIe规范要求，强行使用系统时钟驱动PHY会出现链路训练随机失败、高负载下链路意外断连的问题。
此前提到的额外时钟引发的运行异常，本质是跨时钟域约束缺失、跨域桥位宽/时钟比配置错误导致的时序违例，并非双时钟架构本身的设计缺陷，只要约束补全、跨域参数匹配，双时钟方案的稳定性远高于强行适配的单时钟方案。

• 若一定要尝试单时钟实现，需要更换抖动参数符合对应PCIe代次规范的超低抖动晶振作为全局唯一系统时钟，同时为PCIe PHY和核心逻辑提供同相同源时钟，不能使用时钟扇出缓冲器分出的同源异相时钟驱动PHY，否则依然会出现链路训练失败问题，这类硬件改造成本远高于直接采用双时钟方案。

内容的提问来源于stack exchange，提问作者Santos