FPGA实现640x480 VGA输出信号异常、分辨率识别错误咨询

核心问题1：像素时钟完全不匹配标准时序 #

当前代码直接使用50MHz时钟作为VGA驱动时钟，但640x480@60Hz分辨率的行业标准像素时钟为25.175MHz（工程上通用25MHz近似），时钟频率快了整整一倍，直接导致显示器对行总像素数计算错误：代码中水平计数器总周期为1590个时钟，50MHz下单行总时长为31.8us，和720x480分辨率的行周期高度吻合，这就是显示器被识别为720x480、画面左侧出现大面积黑边的直接原因。

核心问题2：时序参数偏移导致采样错位 #

标准640x480@60Hz的时序参数（以25MHz像素时钟为计数基准）如下：

• 水平方向（单位：像素时钟周期）：可见区640、前肩16、行同步脉冲96、后肩48，单周期总长度800
• 垂直方向（单位：行）：可见区480、前肩10、场同步脉冲2、后肩33，单帧总长度525
  当前代码在50MHz时钟下，行同步脉冲宽度、前后肩位置、可见区长度全部偏离标准值，RGB信号的建立/保持时间完全不满足显示器采样要求，显示器ADC采样点刚好落在RGB信号跳变沿附近，就会出现周期性的明暗交替条纹，部分行采到的有效高电平像素多就偏亮，采到的少就偏暗。

核心问题3：代码写法存在硬件逻辑错误 #

• 将HSYNC、VSYNC、enable、r、g、b端口定义为wire类型，却在时序always块内对其赋值，综合后会生成意外锁存器，导致输出信号出现随机抖动、不定态，进一步加剧显示异常。
• 全局缺少上电复位逻辑，FPGA上电后计数器初始值为随机数，首次启动时序必然错乱。
• 32位位宽的计数器完全冗余，水平、垂直计数器用10位位宽即可满足计数范围要求，多余位宽会增加不必要的路径延迟。

分步修复操作 #

1. 对输入50MHz时钟做二分频得到25MHz像素时钟，所有VGA时序计数、信号生成逻辑全部同步到该25MHz时钟域，禁止直接用50MHz时钟跑时序逻辑。
2. 修改端口定义：所有在always块内赋值的输出信号全部改为reg类型，最终输出通过assign语句连线到顶层端口。
3. 按照标准时序参数重写计数与同步信号生成逻辑，参考核心实现代码：

module vga_test (
    output wire HSYNC,
    output wire VSYNC,
    output wire enable,
    output wire r,
    output wire g,
    output wire b,
    input wire clk // 输入50MHz时钟
);

reg clk_25m = 1'b0;
reg [9:0] h_cnt = 10'd0;
reg [9:0] v_cnt = 10'd0;
reg h_sync, v_sync, video_en;
reg r_out, g_out, b_out;

// 二分频生成25MHz像素时钟
always @(posedge clk) begin
    clk_25m <= ~clk_25m;
end

always @(posedge clk_25m) begin
    // 水平计数器
    if(h_cnt == 10'd799) begin
        h_cnt <= 10'd0;
    end else begin
        h_cnt <= h_cnt + 10'd1;
    end

    // 生成行同步信号
    h_sync <= (h_cnt < 10'd96) ? 1'b0 : 1'b1;

    // 垂直计数器，计满一行进位
    if(h_cnt == 10'd799) begin
        if(v_cnt == 10'd524) begin
            v_cnt <= 10'd0;
        end else begin
            v_cnt <= v_cnt + 10'd1;
        end
    end

    // 生成场同步信号
    v_sync <= (v_cnt < 10'd2) ? 1'b0 : 1'b1;

    // 生成视频有效区标识
    video_en <= (h_cnt >= 10'd144 && h_cnt < 10'd784) && (v_cnt >= 10'd35 && v_cnt < 10'd515);

    // 生成测试图案
    if(video_en) begin
        g_out <= (h_cnt[2:0] == 3'd3) ? 1'b1 : 1'b0;
        r_out <= 1'b0;
        b_out <= 1'b0;
    end else begin
        {r_out, g_out, b_out} <= 3'b000;
    end
end

assign HSYNC = h_sync;
assign VSYNC = v_sync;
assign enable = video_en;
assign r = r_out;
assign g = g_out;
assign b = b_out;

endmodule

4. 硬件无需改动：RGB通道330Ω串联电阻在3.3V电平驱动下，匹配VGA接口75Ω终端阻抗时输出约0.6V，满足VGA模拟信号电平要求；HSYNC、VSYNC直接3.3V驱动也兼容VGA TTL同步电平标准。

显示效果实拍图

内容的提问来源于stack exchange，提问作者Filip