Xilinx设计派生时钟报错 如何正确配置create_generated_clock约束

• 未加约束的逻辑生成时钟会直接触发工具报错：你通过RTL逻辑生成的newclk信号如果不做时钟定义，Vivado不会将其识别为有效时钟，既不会分配全局时钟布线资源，也不会分析相关时序路径，最终布线后时钟偏斜完全不可控，状态机、采样逻辑会大面积出现建立/保持时间违例，上板运行必然出亚稳态、功能异常。

关于create_generated_clock约束的核心说明 #

这类约束的本质是给时序分析、时钟树综合工具传递派生时钟的准确参数，而非手动强制布线锁定相位关系：工具会根据你描述的源时钟与派生时钟的频率、相位对应关系，自动优化时钟树布线，将两者的相位偏差控制在对应器件速度等级的允许容差范围内，保证相关时序路径满足时序要求。
你完全可以根据RTL的实际逻辑自定义两者的对应关系，约束支持配置分频/倍频系数、相位偏移、占空比、组合逻辑门控等所有时钟特性，只要约束描述和你实际生成的时钟行为完全匹配即可。

正确实现采样时钟/脉冲的操作步骤 #

• 优先判断是否真的需要做独立时钟：如果要的只是单周期采样脉冲，根本没必要单独生成时钟——别把脉冲信号接寄存器CLK端，直接把它当时钟使能ce信号用，所有相关逻辑全同步在原始主时钟域下，连派生时钟约束都不用写，稳定性远高于手动生成时钟，也不会触发时钟相关报错，这是Xilinx官方首推的实现方式。
• 确需生成独立派生时钟时，首先保证时钟信号是寄存器输出（绝对不能直接用组合逻辑输出做时钟，否则会引入随机毛刺导致逻辑误触发），再按实际逻辑编写对应约束，常见场景的约束示例如下：
  1. 主时钟clk为100MHz（周期10ns），经寄存器二分频得到50MHz、占空比50%的newclk：

  # 首先定义输入主时钟
  create_clock -name clk -period 10 [get_ports clk]
  # 定义二分频派生时钟，源为输入主时钟，输出节点为分频寄存器的Q端
  create_generated_clock -name newclk -source [get_ports clk] -divide_by 2 [get_pins u_clk_div/newclk_reg/Q]
  

  2. 主时钟四分频得到25MHz、相位偏移90度的采样时钟：

  create_generated_clock -name sample_clk -source [get_ports clk] -divide_by 4 -phase 90 [get_pins u_sample_gen/sample_pulse_reg/Q]
  

  3. 经时钟门控单元得到的门控时钟（输出必须接BUFG全局时钟缓冲后再接负载）：

  create_generated_clock -name gclk -source [get_ports clk] -combinational [get_pins u_clk_gate/BUFG_inst/O]
  

• 约束编写完成后，运行Vivado的Report Clock Networks报告检查，确认newclk已被正确识别为生成时钟、已分配全局时钟布线资源，且不存在关联的未约束时序路径即可。

常见避坑点 #

• 禁止用组合逻辑直接输出时钟，哪怕仿真下波形看起来完全正常，实际布线后组合逻辑的竞争冒险会产生纳秒级毛刺，直接导致时钟误触发。
• 派生时钟如果要驱动超过8个以上的寄存器负载，必须在输出端加BUFG/BUFHCE等专用时钟缓冲，大幅降低时钟路径偏斜。
• 约束里的源时钟节点、派生时钟节点必须选对，不要选到寄存器输入端或者组合逻辑中间节点，否则时序分析结果会完全错误，相当于约束白写。

内容的提问来源于stack exchange，提问作者jrive