为何GP与SIMD寄存器间MOVD/MOVQ指令延迟较高？

通用寄存器（GP）之间的mov类指令开销极低，本质是两个核心机制共同作用的结果：

• 所有GP寄存器同属整数执行域，对应的物理寄存器堆集中布局，配套的旁路转发网络可以直接在执行阶段把运算结果转发给依赖指令，不需要等数据写回寄存器堆
• 现代主流CPU普遍实现了*mov消除（mov elimination）*优化：这类同域mov在寄存器重命名阶段就会被处理，直接把目标逻辑寄存器映射到源操作数对应的物理寄存器，根本不需要占用执行单元，多数场景下是真正的零延迟。

movd/movq属于跨执行域的传输操作，从根上就不满足上述两个低延迟条件，高延迟主要来自三个层面：

1. 物理布局的域隔离
   GP寄存器属于整数执行域，SIMD/XMM/YMM/ZMM寄存器属于独立的向量/浮点执行域，两个域的物理寄存器堆、执行单元在芯片上是分开布局的，中间没有直接的寄存器重命名映射通道，完全无法应用mov消除优化。跨域传输必须走专门的跨域互联通路，数据要经过多级缓冲才能从一个域的寄存器堆到达另一个域，根本做不到同域内的旁路转发速度。
   如果要做跨域零延迟旁路，需要在两个域之间布设大量并行数据线，会大幅提升芯片布线复杂度、die面积和静态功耗，对于跨域传输占比不高的通用代码来说投入产出比极低，厂商不会默认做满这个级别的优化。
2. 微架构的设计权衡差异
   不同定位的CPU核心会根据功耗、面积目标调整跨域通路的设计，这也是不同架构下延迟差异极大的原因，近年主流架构的movd r32, xmm实测延迟如下：

   Alder Lake-P（大核） | ≤3
   Alder Lake-E（小核） | ≤9
   Zen 3               | ≤5
   

   其中大核会专门设计低延迟跨域旁路通路，尽可能压缩传输的流水级；小核为了控制面积和功耗，不会部署专属的低延迟跨域直连通路，跨域数据要走共享的片上互联、经过统一的队列仲裁，延迟自然会高很多。
   早年采用Netburst架构的奔腾4处理器流水线级数长达31级，整数与SSE执行域的物理隔离更彻底，movd r32, xmm延迟甚至达到10周期，比同架构下pextrw r32, xmm, i的9周期延迟还高。出现这个反直觉结果的原因是，pextrw这类定向提取指令仅需传输16位数据，CPU为其设计了窄位宽专用快速通路；而通用movd需要传输完整32位数据，走的是未做专项优化的通用跨域路径，延迟反而更高。
3. 时钟域同步开销
   很多现代CPU的整数域和向量域支持独立的动态频率调节：轻负载下向量域会降到更低的频率运行以节省功耗，跨域传输数据时需要经过时钟域交叉（CDC）同步逻辑，额外打数拍来保证数据采样正确，这也会增加固定延迟。

内容的提问来源于stack exchange，提问作者xiver77