D latch构建中单transmission gate原理及buffer作用咨询

为什么单个传输门就能实现D锁存器？ #

你提到的“两个元件成环靠反馈存状态”是静态锁存器的实现逻辑，和教材里说的单传输门紧凑型锁存器不属于同一类结构：

• 静态锁存器靠两个反相器首尾接成正反馈环，只要供电正常，环内就能持续锁定电平，不需要依赖电容存储电荷，断电前状态可以永久保持。
• 单传输门搭的是动态D锁存器，不需要反馈环：时钟有效时传输门导通，输入D直接对传输门后端节点的寄生MOS电容充放电，把当前D的电平写到这个节点上；时钟无效时传输门关断，这个节点和输入、输出都没有直流通路，寄生电容上的电荷会暂时维持住之前写入的电平，实现锁存功能。
• 这种动态结构的缺点是状态保持时间有限：MOS管存在亚阈值漏电流，电容上的电荷会慢慢泄漏，一般只能保持微秒到毫秒级，必须在电荷漏完之前刷新电平，只适合高速连续工作的数字电路。它的存储介质是节点寄生电容，不是反馈环，自然不需要两个成环的元件。
  你看到的12晶体管D锁存器，就是在这个单传输门动态结构的基础上，加了一对交叉耦合的反相器做反馈环：传输门导通时输入的驱动能力强于反馈环，可以强制改写节点电平；传输门关断时反馈环接通持续补充电荷，就变成了状态不会泄漏的静态锁存器。

搭建D触发器时用的buffer有什么用？为什么都是反相结构？ #

这里的buffer本质就是CMOS反相器，作用主要有两个：

• 第一是隔离和提升驱动能力：传输门本身导通电阻大，后端的存储节点是高阻态，如果直接接外部负载，负载的充放电电流会直接抽走存储节点的电荷，要么导致电平传输出错，要么翻转速度极慢。反相器的输入是MOS管栅极，输入阻抗极高，几乎不会从存储节点抽电流，同时反相器输出内阻很低，可以直接驱动后级负载，相当于把高阻的存储节点和外部负载隔离开了。
• 第二是电平整形：传输门导通时对节点电容充放电需要时间，节点上的电平可能是缓变的斜波，经过反相器的阈值判决后，就能输出边沿陡峭的标准0/1电平，避免出现逻辑电平不确定的亚稳态区间。

至于为什么都用反相的结构，原因非常直接：

• CMOS工艺下最小、最快、功耗最低的逻辑单元就是反相器。要做同相的buffer需要串两个反相器，面积翻倍、延迟也翻倍，完全没有必要。
• 主从结构D触发器本身就需要电平反相配合时序：主锁存器输出反相电平，从锁存器再反一次就得到和输入同相的输出，刚好满足边沿触发的相位要求，用反相器当buffer相当于顺便把需要的相位反转做了，省了额外的器件开销。
• 反相器的高阻输入特性刚好匹配动态锁存器的存储节点要求，能最大程度降低漏电流，延长动态节点的电荷保持时间，比接其他类型的负载可靠性高很多。

内容的提问来源于stack exchange，提问作者iamnotevg