如何实现无延迟槽的单周期RISC-V CPU且不破坏单周期设计规则

你遇到的这个问题本质是设计偏离了纯单周期CPU的定义：纯单周期CPU不存在分阶段的流水段寄存器，根本不会出现“beq完成译码时后续指令已经进入流水线”的情况。单周期CPU的核心特征就是每条指令的取指、译码、执行、访存、写回全流程都在同一个时钟周期内完成，在当前周期结束前，下一条指令不会被任何状态元件采样锁存，自然不存在提前执行的可能。
你现在碰到的分支误执行问题，是因为设计里提前锁存了按PC+4取出的下一条指令，已经混入了流水线设计的特征，才会出现类似延迟槽的错误行为。

不需要插入流水线气泡，不需要修改指令行为，严格遵循单周期时序逻辑即可满足RISC-V无延迟槽的要求：

• 把beq指令的全流程计算全部放在组合逻辑路径上：包括寄存器源操作数读取、相等比较、分支目标地址计算，和当前指令的译码、其他指令（add/lw/sw）的执行逻辑在同一个周期内完成计算，直接输出下一条PC的二选一结果（顺序PC+4/分支目标地址）
• PC寄存器仅在时钟边沿更新：PC的下一个输入值直接接当前周期组合逻辑算出来的正确结果，不要单独做“提前按PC+4取指锁存”的时序逻辑
• 所有状态元件（PC、寄存器堆、数据存储器）统一在时钟沿更新：周期内组合逻辑的信号波动属于毛刺，不会被锁存，只有等当前指令所有计算（包括beq的跳转判断结果）完全稳定后，时钟沿才会同步更新所有状态，错误的顺序指令根本没有机会执行，也不会修改任何架构状态

不少人实现单周期时会错误地把取指做成独立的时序段：比如时钟沿一到就先把PC+4地址的指令读到指令寄存器锁存，再慢慢做译码执行——这种结构本质是2级流水线（取指为第一级，执行剩余操作为第二级），不属于纯单周期设计，自然会碰到分支相关的问题。

纯单周期的正确时序流如下：

1. 时钟沿触发，PC寄存器输出当前指令地址到指令存储器
2. 经过组合逻辑延迟，指令存储器输出对应指令，后续同步完成译码、寄存器堆读数、ALU运算（beq的相等判断、目标地址计算就在这一步完成）、数据存储器读写（对应lw/sw）、写回结果生成、下一个PC值选择
3. 所有组合逻辑结果稳定后，下一个时钟沿到来，同步将计算好的下一个PC写入PC寄存器、将待写回数据写入寄存器堆/数据存储器，整个周期只完成这一条指令，不会有第二条指令进入执行路径

纯单周期设计天然不存在分支延迟槽问题：跳转结果在PC更新前就已经计算完成，下一拍取的指令一定是正确的目标地址指令或者顺序执行指令，不会错误执行beq后面紧跟的指令，完全符合RISC-V规范要求。

内容的提问来源于stack exchange，提问作者Jackoo