VHDL计数器开发：信号自赋值合法性与时序进程敏感列表问题

问题1：output_reg <= output_reg自赋值写法是否合规？ #

• 语法层面完全符合VHDL标准，主流综合、仿真工具都能正常识别，不会报错。
• 但这种写法是完全冗余的无效代码：VHDL进程内，如果某个分支没有对信号做显式赋值，信号会自动保持上一次的赋值结果，和显式写自赋值的行为完全一致。这行代码删掉不会对逻辑产生任何影响，留着只会增加无意义的代码量。
• 额外提醒：你当前代码里overflow信号在多个分支没有显式赋值，虽然时序逻辑下会保持值，但现有逻辑存在bug：溢出位置1后没有清0路径，会导致overflow持续为高，和设计预期不符。

问题2：时序逻辑进程是否必须把所有相关信号加入敏感列表？ #

你的判断是正确的，不需要。

• 对于带异步复位的同步时序逻辑，敏感列表只需要包含clk（时钟信号）和异步复位信号rst即可。类似en这类同步输入信号，只在时钟上升沿被采样，其余时间的电平变化不会触发寄存器状态更新，不需要加入敏感列表。你当前写的process(clk, rst)是完全正确的。
• 如果把同步输入信号错误加入敏感列表，仿真时会出现信号跳变就触发进程执行的情况，和实际硬件的时序行为不匹配，反而可能导致仿真结果异常。
• 如果使用VHDL-2008及更新版本的标准，甚至可以直接写process(all)，由工具自动推导正确的敏感列表，避免手动漏写、多写的问题。

现有代码优化建议 #

1. 删除冗余的output_reg <= output_reg自赋值分支
2. 修复overflow信号的逻辑bug，保证溢出脉冲/电平符合设计预期
3. 替换非标准的std_logic_arith、std_logic_unsigned库，改用IEEE官方标准的numeric_std库，代码可移植性更好

优化后的参考代码：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity counter is
    generic (
        NBit : positive := 8
    );
    port (
        en: in std_logic; 
        rst,clk : in std_logic;
        overflow: out std_logic;
        o: out std_logic_vector( NBit-1 downto 0 )
    );
end counter;

-- when en = '1' it counts the clock cycles, otherwise the counting is freezed
-- set overflow to 1 when max_val is reached
architecture beh of counter is
    signal output_reg : unsigned(NBit-1 downto 0);
    constant max_val  : unsigned(NBit-1 downto 0) := (others => '1');
begin
    counter_output_reg: process(clk, rst)
    begin
        if(rst = '1') then 
            output_reg <= (others => '0');
            overflow <= '0';
        elsif rising_edge(clk) then 
            if en = '1' then
                if output_reg = max_val then
                    output_reg <= (others => '0');
                    overflow <= '1';
                else
                    output_reg <= output_reg + 1;
                    overflow <= '0'; -- 非溢出状态拉低overflow，可根据电平/脉冲需求调整
                end if;
            end if;
            -- 所有未显式赋值的分支，信号自动保持，不需要写自赋值
        end if;
    end process counter_output_reg;
    
    o <= std_logic_vector(output_reg);
end beh;

注：上述参考代码里overflow配置为计数到最大值时输出1个时钟周期的脉冲，如果需要overflow在计数器等于最大值时持续输出高电平，可以把overflow的赋值改为独立的组合逻辑overflow <= '1' when output_reg = max_val else '0';即可。

内容的提问来源于stack exchange，提问作者N-K