Verilog分频器代码clk_out输出X不定态是什么原因？

故障根因 #

输出出现持续不定态由两个问题共同/单独导致：

• 端口类型声明错误：freq_by4模块中输出端口clk_out被错误声明为reg类型。该端口的两个位clk_out[0]、clk_out[1]是下层例化的freq_by2子模块的输出驱动的线网信号，不属于当前模块always块赋值的寄存器，必须使用wire类型（Verilog中output端口默认类型即为wire，不需要额外加reg修饰）。错误声明为reg后，仿真器会为该信号分配独立的寄存器存储单元，默认初始值为X，同时子模块的输出驱动和该reg的隐含驱动产生多驱动冲突，最终输出持续为X。
• 同步复位未正常触发：freq_by2实现的是同步高电平复位逻辑，寄存器仅能在时钟上升沿且复位信号为高电平时被置为初始值0。如果仿真启动后没有给rst信号拉高至少1个完整时钟周期，寄存器上电默认初始值为X，执行翻转逻辑clk_out <= ~clk_out时，对X取反的运算结果仍然是X，会导致输出永久锁死在不定态。

修复方法 #

1. 修正freq_by4模块的端口声明，移除clk_out的reg修饰：

   module freq_by4(input clk,rst,output [1:0] clk_out);
     
     freq_by2 f0(.clk(clk),.rst(rst),.clk_out(clk_out[0]));
     freq_by2 f1(.clk(clk_out[0]),.rst(rst),.clk_out(clk_out[1]));
     
   endmodule
   

2. 编写仿真testbench时，在第一个时钟上升沿到来时将rst拉高，保持至少1个时钟周期后再拉低，确保所有分频寄存器被正确复位到初始值0。

补充说明：如果仅做功能仿真，也可以在freq_by2模块中添加initial clk_out = 1'b0;给寄存器赋仿真初始值，绕开复位阶段的不定态，但该写法仅在仿真和支持寄存器初始值配置的FPGA器件中生效，ASIC设计必须依赖正确的复位逻辑完成初始化。

内容的提问来源于stack exchange，提问作者Adarsh Kumar