SystemVerilog中alias能否实现双向iob与DDR DQ总线引脚映射

核心结论 #

alias语句完全可以实现双向引脚的映射功能，你之前的期望代码无法运行的核心原因是信号方向、类型声明不匹配，并非alias语法本身不支持该场景。

原有示例的问题 #

• 你给出的期望代码中，顶层ddr_dq被声明为input单向端口，而连接PHY的iob是双向线网，SystemVerilog语法禁止不同方向属性的线网做alias绑定，综合、仿真工具都会直接报错。
• assign语句是单向驱动，确实不能用于双向inout端口的连接，但alias是线网别名映射，双向导通，天然适配双向端口的连接需求。

可直接落地的实现步骤 #

• 把顶层连接DDR DQ总线的端口从input改为inout，匹配DDR DQ总线本身的双向传输属性。
• 顶层的iob多维数组声明为线网类型（wire即可），匹配子模块PHY的inout端口类型要求；未连接的IOB引脚统一声明为无连接的nc线网。
• 直接通过alias语句逐位绑定iob位段和对应信号，不需要再通过include引入外部文件拼接端口列表，所有引脚对应关系直接在顶层代码中可见。

修正后的可运行代码示例 #

module top(
  inout [63:0] ddr_dq  // DQ是双向总线，必须声明为inout，不能用input
);
localparam NUM_HB = 24;

// IOB总线声明为wire线网，匹配子模块inout端口属性
wire [NUM_HB-1:0][3:0][7:0] iob;
// 未使用引脚声明为无连接线网，总数为24*4*8 - 64 = 704，可按实际未用数量调整
wire nc_iob_pin[0:703];

// 逐位做alias映射，对应关系一目了然
alias iob[0][0][0] = nc_iob_pin[0];
alias iob[0][0][1] = ddr_dq[0];
alias iob[0][0][2] = ddr_dq[1];
alias iob[0][0][3] = ddr_dq[2];
alias iob[0][0][4] = ddr_dq[3];
alias iob[0][0][5] = ddr_dq[4];
alias iob[0][0][6] = ddr_dq[5];
// 剩余DQ引脚、其余未用引脚按硬件实际连接顺序依次补充alias即可

phy u_phy (
  .iob(iob) // 直接连接整个iob数组即可，无需额外拼接端口
);
endmodule

module phy (
  inout [NUM_HB-1:0][3:0][7:0] iob
);
// PHY子模块内部逻辑保持原有实现即可
endmodule

使用注意事项 #

• 所有参与alias绑定的信号必须是线网类型（net），不能是变量类型（var logic），否则会报类型不匹配错误。
• alias是双向硬连接，不存在assign单向驱动带来的多驱动冲突问题，完全满足双向IO的时序、电气要求。
• 如果使用2019年之前的老旧综合工具，对多维数组位段的alias支持存在兼容性问题，可以把多维iob数组展平为一维线网后再做alias绑定，目前主流的Vivado、Quartus、Synopsys系列工具新版本都已原生支持多维数组位段alias。
• 这种实现方式比include拼接端口的方案可维护性更高，查引脚映射时不需要跳转外部文件，修改引脚连接时直接调整对应alias行即可。

内容的提问来源于stack exchange，提问作者Rama Krishna Meda