Verilog for循环内声明变量的仿真结果差异问题咨询

该仿真行为差异是SystemVerilog静态过程块的变量生命周期、初始化规则与常规过程式编程语言存在本质区别导致的，和for循环的综合实现逻辑无关——两段代码描述的硬件语义完全一致，合格的综合工具会生成完全相同的电路，问题仅出在仿真行为上。
核心规则可以拆解为三点：

• 首先需要明确：代码中使用的int类型、循环内声明变量都是SystemVerilog（IEEE 1800）语法，传统Verilog（IEEE 1364）不支持这类写法。SV中always块默认是静态存储属性：块内所有声明的变量默认都是静态生命周期，无论声明位置在循环外还是循环内，整个仿真过程中该变量仅存在唯一一份存储实例，不会像C/Python等软件语言一样，每次循环迭代就生成独立的变量副本。
• 两段代码的本质差异是j = i%2的语句属性完全不同：
  • 当j声明在for循环外时，j = i%2是显式阻塞过程赋值，会严格按照代码书写顺序，在for循环的每一次迭代进入case判断前执行，实时更新j的存储值，case判断读到的就是当前迭代对应的j值，仿真结果符合预期。
  • 当j声明在for循环内部、写成int j = i%2时，这是带初始化的静态变量声明语句，不是逐次迭代执行的阻塞赋值。SV标准明确规定：静态过程块中的静态变量，初始化操作仅会执行一次，不会因为代码所在的循环体/条件分支被多次进入就重复执行初始化。
• 最终数组全被填充为1，是仿真器对“子块内部静态变量初始化”的具体实现导致的：for循环是零延迟顺序执行结构，全部256次迭代都发生在时钟上升沿的同一个仿真时间步内，仿真器在处理循环体这类子块内部的静态变量初始化时，不会在每次迭代进入时立刻执行赋值，最终j保留的是循环最后一次迭代（i=255，i%2=1）对应的计算结果，所有迭代的case判断最终读到的j值都是1，因此整个数组被全部赋值为1。

如果要让循环内声明变量的行为符合常规过程式语言的直觉，只需要显式将always块声明为自动生命周期即可。此时块内所有变量都会随过程块触发、子块的进入退出动态创建销毁，每次循环迭代都会生成独立的j副本，初始化赋值也会逐次执行，仿真结果就会和预期一致：

always automatic @(posedge clk) begin
  for (int i = 0; i < 256; i++) begin
    int j = i % 2;
    case (j)
      1 : q[i] <= 1;
      default : q[i] <= 0;
    endcase
  end
end

如果需要兼容传统Verilog语法，直接采用第一段代码的写法，将循环内用到的临时变量统一声明在循环/过程块最外层即可，不要依赖子块内的变量初始化。

注：这类仿真行为差异不会影响综合结果，综合工具会按照代码的逻辑语义展开for循环，识别出j是单次迭代内的临时中间值，两种写法综合出的硬件结构没有区别。

内容的提问来源于stack exchange，提问作者Ewen Crawford