X86_64自研内核PCI MSI中断仅在QEMU环境无法触发问题排查

你的代码存在4个不符合PCI规范的问题，消费级物理主板固件做了容错兼容所以能正常运行，QEMU严格遵循PCI规范做校验，直接拦截非法配置导致中断无法触发：

• 64位MSI分支错误置位中断掩码
  64位MSI能力结构的Mask位是全局中断屏蔽位，置1时设备被禁止发送任何MSI中断。你的代码在64位分支写了MsiX64->Mask = 1，直接把中断关了，32位分支设为0是正确逻辑。
• PCI配置空间写函数参数传反
  写回MSI配置的代码存在参数顺序错误：

  // 错误写法：第二个参数传了写入值，第三个参数传了偏移
  PciDeviceConfigurationWrite32(Device, *(UINT32*)tmp, CapOffset + (i << 2) + sizeof(PCI_CAPABILITY_HEADER));
  

  常规PCI配置空间写接口的参数顺序为(设备对象, 配置空间偏移, 写入值)，你把值和偏移位置传反，实际是向随机的配置空间地址写入数据，MSI配置根本没正确写入硬件。物理机上因偏移值碰巧落在合法范围未触发异常，QEMU对非法配置空间偏移直接忽略写操作。
• MSI配置修改流程不符合规范
  PCI规范要求修改MSI消息地址、消息数据字段前，必须先将MsiEnable位清零，待所有配置字段写完后再重新置1使能MSI。你是直接在使能状态下修改地址和数据，QEMU会丢弃配置更新过程中产生的非法MSI事务，也不会加载未按流程更新的配置值。
• 能力链表指针未做掩码处理
  PCI配置空间偏移0x34处的能力链表指针，低2位是保留状态位，必须做& 0xFC掩码后才能作为有效偏移使用。部分QEMU版本会在这两位设置标志位，不做掩码会读到奇数偏移，后续读取MSI能力结构全为错误值。

1. 修正PCI配置空间写接口的参数顺序，保证写入时偏移在前、值在后，8位写逻辑也要做同样检查
2. 将64位MSI分支的MsiX64->Mask = 1改为MsiX64->Mask = 0
3. 调整MSI配置流程：先将MsiEnable位清零，再依次写入消息地址、消息数据、中断掩码配置，最后再置MsiEnable为1
4. 读取能力指针时增加掩码处理：UINT16 CapOffset = PciDeviceConfigurationRead8(Device, PCI_CAPABILITIES_PTR) & 0xFC;
5. 如果需要投递到BSP（APIC ID为0），MSI消息地址0xFEE00000是符合规范的；如果要投递到其他核心，需要将目标核心的APIC ID左移12位，与基址做或运算后写入消息地址字段，64位MSI的高32位地址填0即可。
6. 调试时可以给QEMU加-d int启动参数，会打印所有中断投递的日志，能快速确认MSI是否发送到LAPIC。

if(PciStatus & PCI_STATUS_CAPABILITES_LIST) {
        // Capabilites Supported
        UINT16 CapOffset = PciDeviceConfigurationRead16(Device, PCI_CAPABILITIES_PTR);
        UINT16 _caphdr = PciDeviceConfigurationRead16(Device, CapOffset);
        PCI_CAPABILITY_HEADER* CapabilityHeader = (PCI_CAPABILITY_HEADER*)&_caphdr;
        DWORD CapBuffer[0x10] = {0};
        for(;;) {
            if(CapabilityHeader->CapabilityId == PCI_CAPABILITY_ID_MSI) {

                // Copy capability buffer

                for(UINT i = 0;i<sizeof(PCI_MSI_CAPABILITY) >> 2;i++){
                    CapBuffer[i] = PciDeviceConfigurationRead32(Device, CapOffset + (i << 2));
                }
                PCI_MSI_CAPABILITY* Msi = (PCI_MSI_CAPABILITY*)CapBuffer;
                
                UINT8 MsiSystemVector = 0x32; // Just for Test


                UINT64 WriteBytes = 0;

                if(Msi->MessageControl.x64AddressCapable) {
                    PCI_MSI_CAPABILITY_64BIT* MsiX64 = (PCI_MSI_CAPABILITY_64BIT*)CapBuffer;
                    WriteBytes = sizeof(PCI_MSI_CAPABILITY_64BIT) - sizeof(PCI_CAPABILITY_HEADER);
                    MsiX64->MessageData = MsiSystemVector;
                    MsiX64->MessageAddress = (UINT64)LocalApicPhysicalAddress;
                    MsiX64->MessageControl.MsiEnable = 1;
                    MsiX64->Mask = 1;
                    MsiX64->MessageControl.MultipleMessageEnable = 0;
                _RT_SystemDebugPrint(L"PCI : MSI64 Capability MSG_CONTROL : %x, MessageAddress : %x, MSG_DATA : %x", *(UINT64*)&MsiX64->MessageControl, (UINT64)MsiX64->MessageAddress, (UINT64)MsiX64->MessageData);

                } else {
                    WriteBytes = sizeof(PCI_MSI_CAPABILITY) - sizeof(PCI_CAPABILITY_HEADER);

                    Msi->MessageData = MsiSystemVector;// | (3 << 14);
                    Msi->MessageAddress = (UINT64)LocalApicPhysicalAddress;
                    Msi->MessageControl.MsiEnable = 1;
                    Msi->Mask = 0;
                    Msi->MessageControl.MultipleMessageEnable = 0;

                _RT_SystemDebugPrint(L"PCI : MSI Capability MSG_CONTROL : %x, MessageAddress : %x, MSG_DATA : %x", *(UINT64*)&Msi->MessageControl, (UINT64)Msi->MessageAddress, (UINT64)Msi->MessageData);

                }

                
                // Some writing stuff (Everything gets written properly)
            
                UINT64 NumDwords = WriteBytes >> 2;
                UINT64 Remaining = WriteBytes & 3;
                char* tmp = (char*)Msi;
                tmp+=sizeof(PCI_CAPABILITY_HEADER);
                for(UINT i = 0;i<NumDwords;i++, tmp+=4) {
                    PciDeviceConfigurationWrite32(Device, *(UINT32*)tmp, CapOffset + (i << 2) + sizeof(PCI_CAPABILITY_HEADER));
                }
                for(UINT i = 0;i<Remaining;i++, tmp++) {
                    PciDeviceConfigurationWrite8(Device, *tmp, CapOffset + ((i + NumDwords) << 2) + sizeof(PCI_CAPABILITY_HEADER));
                }
                for(UINT i = 0;i<sizeof(PCI_MSI_CAPABILITY) >> 2;i++){
                    CapBuffer[i] = PciDeviceConfigurationRead32(Device, CapOffset + (i << 2));
                }
                
                if(Msi->MessageControl.x64AddressCapable) {
                    PCI_MSI_CAPABILITY_64BIT* MsiX64 = (PCI_MSI_CAPABILITY_64BIT*)CapBuffer;
                _RT_SystemDebugPrint(L"PCI (RESULT) : MSI64 Capability MSG_CONTROL : %x, MessageAddress : %x, MSG_DATA : %x", *(UINT64*)&MsiX64->MessageControl, (UINT64)MsiX64->MessageAddress, (UINT64)MsiX64->MessageData);

                } else {
                _RT_SystemDebugPrint(L"PCI (RESULT) : MSI Capability MSG_CONTROL : %x, MessageAddress : %x, MSG_DATA : %x", *(UINT64*)&Msi->MessageControl, (UINT64)Msi->MessageAddress, (UINT64)Msi->MessageData);

                }
            } else if(CapabilityHeader->CapabilityId == PCI_CAPABILITY_ID_MSI_X) {
                _RT_SystemDebugPrint(L"MSI-X Supported");
                while(1);
            }
            if(!CapabilityHeader->NextPointer) break;
            CapOffset = CapabilityHeader->NextPointer;
            _caphdr = PciDeviceConfigurationRead16(Device, CapOffset);
        }
    }

• 自研内核为从零编写的64位（X86_64）可重定位PE可执行程序，不依赖任何第三方库，未基于Unix、NT等现有操作系统架构
• 已配套开发磁盘工具，支持FAT32格式化、文件复制、自研引导扇区与引导管理器写入
• 当前内核运行于APIC ACPI模式，已实现多处理器抢占式优先级调度，为每个处理器配置了独立TSS与GDT
• 目前正在开发EHCI与AHCI驱动，同步推进ACPI AML解析工作（尚未完成），计划在AML解析完成前调试通MSI功能。

内容的提问来源于stack exchange，提问作者git_lk1