如何控制FPGA中以太网数据包速率？解决VC707突发接收问题

问题背景 #

我正从Windows 10 10.0.19044系统的PC向Xilinx Virtex-7 FPGA VC707评估板发送UDP数据包。FPGA端接收呈现突发模式：连续接收64个数据包（速率等同于FPGA时钟速率），随后长时间无数据，之后再次重复64个数据包的突发接收循环。目前无数据丢失，平均速率符合目标值，但这种突发模式给后续处理核带来了问题。受Block RAM容量限制，如果把所有突发数据包存入FIFO来适配后续处理速率，FIFO会被填满进而导致数据丢失（突发速率远高于处理速率），因此必须控制突发规模。我想知道：如何减少突发数据包数量（当前为64个）？这个限制是来自PC还是FPGA？

已测试的PC以太网发送速率：20 Mb/sec、200 Mb/sec、800 Mb/sec（所有速率下突发长度均为64个数据包）。
PC规格：Intel(R) Core i7-10700K 3.80GHz；以太网控制器：Intel Ethernet Controller I225-V。
处理板规格：VC707评估套件。

问题根源判断 #

• 这个64包的突发限制大概率来自PC端的以太网驱动/网卡硬件。因为不同发送速率下突发长度固定为64包，而FPGA仅为被动接收端，无主动限制突发长度的逻辑（若为FPGA端问题，突发长度通常与接收缓存、时钟配置相关，不会在不同速率下完全一致）。Intel I225-V网卡的硬件发送队列或驱动默认配置可能会将数据包攒至64个后批量发送，以此提升传输效率。

减少突发长度的解决方法 #

1. 调整Windows网卡参数 #

• 修改发送缓冲区大小：打开设备管理器，找到Intel I225-V网卡，进入「属性」->「高级」选项卡，找到类似Send Buffer Size的选项，尝试调小数值。缓冲区越小，网卡越难攒够大量数据包再发送，从而缩短突发长度。
• 禁用卸载功能：关闭TCP Large Send Offload、UDP Large Send Offload这类TCP/IP卸载功能，强制网卡立即发送单个数据包，而非攒包批量发送。
• 降低中断调解速率：将Interrupt Moderation Rate设置为「Low」或「Minimum」，让网卡更频繁触发中断，减少攒包等待时间。

2. 修改应用层发送逻辑 #

• 在发送UDP数据包的程序中，每发送少量数据包（比如8个或16个）后插入短延时（几微秒到几十微秒，根据实际情况调整），主动打破网卡的攒包逻辑，避免形成64包的突发。
• 采用流量控制反馈机制：如果FPGA端可以向PC发送反馈信号（比如UDP回包），PC端根据FPGA的处理能力动态调整发送间隔和速率，从根源上匹配后续处理核的速率，避免突发堆积。

3. FPGA端辅助优化（可选） #

• 实现突发打散逻辑：利用现有Block RAM资源，设计小型多级缓存或速率适配模块，将64包的突发拆分成更小的批次（比如16包一批），处理完一批再接收下一批，避免FIFO溢出。
• 动态FIFO阈值控制：当FIFO占用率达到预设阈值时，向PC发送暂停发送的控制信号，待FIFO占用率下降后再恢复发送，此方式需要PC端配合响应。

内容的提问来源于stack exchange，提问作者Mohammad Hassan Shammakhi