Verilog中调用模块时如何为子模块指定非连续单个输入位？

算力阿峰

2026-8-25

Verilog非连续位拼接实现多组异或计算

完全可以实现非连续位的赋值需求，Verilog支持通过信号拼接语法将分散的信号（包括非连续的输入位、常量）组合成指定位宽的总线，直接传递给模块端口。

核心实现方法

使用大括号{}按目标端口的位宽顺序拼接信号：

拼接顺序需与XOR模块的Data[4:0]位宽对应，大括号内第一个元素对应Data[4]，最后一个对应Data[0]
常量需明确位宽（如1'b1表示1位的逻辑1），避免隐式位宽匹配问题

修改后的完整代码

module XOR(
    input [4:0] Data,
    output Out
);
    assign Out = Data[0] ^ Data[1] ^ Data[2] ^ Data[3] ^ Data[4];
endmodule

module twobit(
    input [24:0] Data,
    output [24:0] Errors
);  
    wire [4:0] xorOut;

    // xorOut[1]: Data[5]^Data[10]^Data[15]^Data[20]^1
    XOR u2 (
        .Data({Data[20], Data[15], Data[10], Data[5], 1'b1}),
        .Out(xorOut[1])
    );

    // xorOut[2]: Data[9]^Data[13]^Data[17]^Data[21]^1
    XOR u3 (
        .Data({Data[21], Data[17], Data[13], Data[9], 1'b1}),
        .Out(xorOut[2])
    );

    // xorOut[3]: Data[8]^Data[11]^Data[19]^Data[22]^1
    XOR u4 (
        .Data({Data[22], Data[19], Data[11], Data[8], 1'b1}),
        .Out(xorOut[3])
    );

    // 保留原有的u1实例（若不需要可删除）
    XOR u1 (.Data(Data[4:0]), .Out(xorOut[0]));

    // 此处可根据需求将xorOut映射到Errors端口，示例暂留空
    // assign Errors = ...;
endmodule