Power ISA是否有类似x86 EFLAGS的标志寄存器？主流RISC架构问询

Power ISA（从PowerPC到Power10）存在类似x86 EFLAGS的状态记录机制，核心是条件寄存器（Condition Register, CR），辅助以机器状态寄存器（Machine State Register, MSR）。其中CR是专门用于保存指令执行状态的寄存器，它被划分为8个4位的字段（CR0到CR7），每个字段可以记录算术运算的进位、溢出、零值，以及整数比较的结果等属性，完全承担了x86 EFLAGS中通用状态标志的角色。

无符号64位整数加法的溢出检测 #

无符号整数加法的溢出本质是最高位产生进位，Power ISA通过带进位加法指令和CR寄存器实现检测：

1. 使用addc指令执行带进位的加法，该指令会将运算产生的进位写入CR0字段的CA（Carry）位；
2. 通过条件分支指令直接检查CA位，或者将CR寄存器的值读取到通用寄存器后进行位判断。

示例汇编代码：

addc r3, r1, r2       // 执行r1 + r2，结果存入r3，进位写入CR0的CA位
bc 4, 0, overflow_handler  // 当CA位为1（即发生进位/无符号溢出）时，跳转到处理逻辑

注：bc指令的第一个操作数4对应“CR0字段的CA位为1”的条件。

整数比较与条件分支的实现 #

Power ISA的整数比较与分支逻辑直接围绕CR寄存器展开：

1. 比较指令：如cmp（有符号比较）、cmpu（无符号比较）、cmpl（长整数比较）等，会将两个寄存器的比较结果（等于、大于、小于等）编码到CR的指定字段（默认CR0）；
2. 条件分支指令：核心是bc（Branch Conditional）指令，通过指定CR字段和条件码，判断是否跳转。同时提供beq、bne、bgt等简化别名指令，本质是bc的封装。

示例汇编代码：

cmpu cr0, r1, r2      // 无符号比较r1和r2，结果写入CR0字段
bc 12, 0, r1_gt_r2    // 当CR0字段的GT（大于）位为1时，跳转到r1_gt_r2标签

具备标志/状态寄存器的架构 #

• ARM/ARM64：拥有程序状态寄存器（ARM为CPSR/SPSR，ARM64为PSTATE），包含进位（C）、溢出（V）、零（Z）、负（N）等标志位，算术和比较指令会自动更新这些标志，分支指令基于标志状态判断。
• SPARC：程序状态字（PSW）中包含Z、N、V、C条件码位，用于记录运算和比较结果，分支指令依赖这些位进行判断。
• Power ISA：如前所述，通过条件寄存器（CR）记录运算、比较的状态属性，是架构的核心状态组件。
• IBM z/Architecture：程序状态字（PSW）包含条件码等状态字段，用于指令执行的状态记录和分支判断。

无独立标志/状态寄存器的架构 #

• MIPS：没有通用的标志寄存器，运算的状态结果（如溢出）需要通过额外指令写入通用寄存器，比较操作直接将结果存入通用寄存器，分支指令通过比较两个寄存器的值来触发（如beq r1, r2, label）。
• RISC-V：无独立标志寄存器，比较操作直接整合在分支指令中（如bge r1, r2, label直接判断r1是否大于等于r2并分支），算术溢出的检测需要通过额外的比较指令（如用sltiu判断加法结果是否小于操作数）。

内容的提问来源于stack exchange，提问作者JSpruce