Verilog中实数的使用方法及测试台中浮点数加法实现问询

云上老周

2026-8-23

Verilog测试台中实数的使用与加法操作

一、在测试台中使用实数作为浮点数IP的输入

Verilog测试台支持real数据类型，可直接用来表示浮点数，再通过系统函数转换为浮点数IP核所需的二进制编码格式（如IEEE 754单精度/双精度）。

操作步骤：

声明实数变量：直接用real类型定义测试数据
```
real input_a = 123.456;
real input_b = -78.901;
```

转换为二进制浮点数：使用标准系统函数$realtobits()将实数转为对应位宽的二进制向量。单精度对应32位，双精度对应64位：

// 单精度（32位IEEE 754）
wire [31:0] float_a = $realtobits(input_a);
wire [31:0] float_b = $realtobits(input_b);
// 双精度（64位IEEE 754）
// wire [63:0] float_a = $realtobits(input_a);

连接到IP核端口：将转换后的二进制向量直接赋值给浮点数IP的输入端口
```
float_add_ip u_float_add (
    .a(float_a),
    .b(float_b),
    .sum(float_sum)
);
```

二、在测试台中执行实数加法操作

测试台中对实数的加法分为两种场景：直接计算预期结果，或验证IP核的输出结果。

1. 直接计算实数加法

测试台的real类型支持直接算术运算，无需额外处理：

real expected_sum = input_a + input_b;

2. 验证IP核的加法结果

将IP核输出的二进制浮点数转换回real类型，再与预期结果对比：

wire [31:0] float_sum; // IP核的加法输出（单精度）
real actual_sum = $bitstoreal(float_sum); // 转换为实数

// 打印结果或做断言验证
initial begin
    #10; // 等待IP核计算完成
    $display("Expected sum: %f, Actual sum: %f", expected_sum, actual_sum);
    // 断言验证（允许微小精度误差）
    if ($abs(expected_sum - actual_sum) > 1e-6) begin
        $error("Addition result mismatch!");
    end
end