如何让SystemVerilog参数验证代码在Elaboration阶段优先执行？

在Verilog模块中做参数合法性验证时，常会遇到自定义错误提示被后续代码的语法错误抢先抛出的问题。比如下面的RAM模块：

module ram #(
    parameter WIDTH   = 16    
) (
    input wire clk,
    input wire reset,
    input wire load,
    ...
);

  if (WIDTH == 0) begin
    $error("WIDTH cannot be zero");
  end

  reg [WIDTH-1: 0] mem;
  ...
endmodule

当WIDTH设为0时，reg [WIDTH-1:0] mem会在Elaboration阶段先触发语法错误，导致自定义的$error无法优先输出。以下是几种解决方法：

方法1：用generate块包裹参数验证逻辑 #

把参数验证代码放在模块最开头的generate块中，多数EDA工具会优先处理generate块内的条件判断：

module ram #(
    parameter WIDTH   = 16    
) (
    input wire clk,
    input wire reset,
    input wire load,
    ...
);

  generate
    if (WIDTH == 0) begin
      $error("WIDTH cannot be zero");
    end
  endgenerate

  reg [WIDTH-1: 0] mem;
  ...
endmodule

方法2：使用SystemVerilog参数约束（支持SV时） #

SystemVerilog的参数约束语法能在参数解析阶段就触发错误，优先级最高，直接在参数声明时添加限制即可：

module ram #(
    parameter int WIDTH   = 16,
    constraint c_width { WIDTH > 0; }
) (
    input wire clk,
    input wire reset,
    input wire load,
    ...
);

  reg [WIDTH-1: 0] mem;
  ...
endmodule

当WIDTH设为0时，工具会直接抛出参数约束违反的错误，不会继续解析后续代码。

方法3：用localparam结合$fatal提前终止流程 #

定义一个localparam，在其中通过条件表达式调用$fatal，一旦参数非法会立即终止编译，确保后续代码不会被处理：

module ram #(
    parameter WIDTH   = 16    
) (
    input wire clk,
    input wire reset,
    input wire load,
    ...
);

  localparam VALID_WIDTH = (WIDTH == 0) ? $fatal(1, "WIDTH cannot be zero") : WIDTH;

  reg [VALID_WIDTH-1: 0] mem;
  ...
endmodule

内容的提问来源于stack exchange，提问作者peter