SystemVerilog综合报错Illegal range in part select，咨询实现方案

你遇到的报错核心原因是：SystemVerilog的**固定宽度位选（fixed-size part select）**要求位范围的上下界必须是编译时常量，不能用变量（比如代码里的temp）动态计算，综合器无法识别这种动态范围的位选逻辑。

针对你的需求，这里提供两种可行的实现方案：

方案一：使用case语句（推荐，综合友好） #

因为temp是2位变量，可能的取值仅为0、1、2、3四种，直接枚举所有情况即可，逻辑直观且综合器能高效处理：

logic  [1:0] buffer_value;
logic  [1:0] temp;
logic  [23:0] pad;
logic  [23:0] shift_out;
logic  [23:0] shift_reg; // 补充原代码中缺失的shift_reg定义

always_comb
begin
    temp = buffer_value;
    case(temp)
        2'd0: pad = {24'd0, shift_reg}; // temp=0时，shift_out取0位（全0），shift_reg取全部24位
        2'd1: pad = {shift_out[7:0], shift_reg[15:0]};
        2'd2: pad = {shift_out[15:0], shift_reg[7:0]};
        2'd3: pad = {shift_out, 24'd0}; // temp=3时，shift_out取全部24位，shift_reg取0位（全0）
        default: pad = '0; // 默认分支避免综合器报警
    endcase
end

注：原代码中temp=0和temp=3时会出现-1:0的非法位选，这里根据逻辑合理性替换为全0填充，你可根据实际需求调整。

方案二：使用移位操作（通用动态位选择场景） #

如果需要适配更通用的动态位选择逻辑，可以通过移位+反向移位的方式保留指定位数的低位：

logic  [1:0] buffer_value;
logic  [1:0] temp;
logic  [23:0] pad;
logic  [23:0] shift_out;
logic  [23:0] shift_reg;

always_comb
begin
    temp = buffer_value;
    // 保留shift_out的低(temp*8)位，高位清0
    logic [23:0] shift_out_part = shift_out << (24 - temp*8) >> (24 - temp*8);
    // 保留shift_reg的低((3-temp)*8)位，高位清0
    logic [23:0] shift_reg_part = shift_reg << (24 - (3-temp)*8) >> (24 - (3-temp)*8);
    
    pad = {shift_out_part, shift_reg_part};
end

这种方法会自动处理边界情况（比如temp=0时temp*8=0，shift_out_part会被清0），但综合后的逻辑复杂度略高于case语句。

内容的提问来源于stack exchange，提问作者Kavitha Modem