SystemVerilog循环行波加法器输出显示为x的问题排查

你的输出全为x和generate块无关，是代码里的几个错误导致的：

• 输入端口被非法驱动：a和b是模块的input端口，你直接用assign给它们赋值，这会造成驱动冲突，导致信号值为x。Verilog中输入端口只能由外部模块驱动，不能在内部赋值。
• cin信号未初始化：h[0]绑定到cin，但cin作为输入端口没有被赋值，初始值为x，这会让整个加法器的进位链都变成x，最终输出全为x。
• 参数W未被使用：模块定义了参数W=4，但代码里硬编码用了4，建议统一使用参数增强代码可维护性。

修正后的代码 #

行波加法器模块 #

module ripple_adder #(parameter W = 4) 
(
    input  logic [W-1:0] a, b,
    input  logic         cin,
    output logic [W-1:0] c,
    output logic         cout
);

logic [W:0] h;

assign h[0] = cin;
assign cout = h[W];   

genvar i;
generate 
    for(i=0; i<W; i=i+1) begin: a_forloop
        fulladder Ai(a[i], b[i], h[i], c[i], h[i+1]); 
    end
endgenerate

endmodule

配套测试模块（Testbench） #

module tb_ripple_adder;

parameter W = 4;
logic [W-1:0] a, b, c;
logic cin, cout;

// 实例化行波加法器
ripple_adder #(.W(W)) uut(
    .a(a),
    .b(b),
    .cin(cin),
    .c(c),
    .cout(cout)
);

initial begin
    // 给输入信号赋值
    a = 4'b0011;
    b = 4'b1001;
    cin = 1'b0;
    
    #1;
    $display("c = %d, cout = %b", c, cout);
    $finish;
end

endmodule

补充：全加器模块（fulladder） #

确保你已经定义了正确的全加器模块，比如：

module fulladder(
    input  logic a, b, cin,
    output logic sum, cout
);
assign sum = a ^ b ^ cin;
assign cout = (a & b) | (a & cin) | (b & cin);
endmodule

解释 #

1. 把输入信号的赋值移到了测试模块中，由外部驱动加法器的输入端口，避免了内部驱动冲突。
2. 给cin赋值为1'b0（根据需求也可以设为1），确保进位链有合法初始值。
3. 把硬编码的4替换为参数W，让代码更灵活。
4. 单独编写测试模块是Verilog仿真的标准做法，模块本身只负责逻辑实现，测试模块负责提供激励和观察输出。

内容的提问来源于stack exchange，提问作者p.chives