为何RISC-V中LR指令无需设rl位即可保证LR/SC序列顺序一致性？

《RISC-V指令集手册卷I：无特权ISA》指出：“在LR指令上设置aq位，在SC指令上同时设置aq和rl位，可使LR/SC序列具备顺序一致性，即该序列不会与同一hart的早于或晚于它的内存操作重排序。”

用户疑问 #

若未在LR指令上设置rl位，是什么阻止了早于lr.aq的内存操作被重排序到lr.aq之后，从而破坏顺序一致性保障？难道不应该使用lr.aqrl吗？

解答 #

aq/rl位的核心约束 #

• aq（acquire）位：约束本指令之后的内存操作，不能被重排序到该指令之前；同时确保该指令的内存访问对其他hart的可见性，早于本hart后续所有内存访问。
• rl（release）位：约束本指令之前的内存操作，不能被重排序到该指令之后；同时确保本hart之前所有内存访问对其他hart的可见性，早于该指令的内存访问。

lr.aq + sc.aqrl的顺序一致性保障逻辑 #

1. 针对早于LR的内存操作：
   虽然lr.aq没有rl位，但sc.aqrl的rl位会兜底约束：所有早于LR的内存操作，都不能被重排序到SC之后。而LR是SC的前置依赖（SC必须匹配LR的地址和标记才能成功），硬件层面会保证LR在SC之前执行，因此早于LR的操作自然也不可能被重排序到LR之后——这就满足了顺序一致性中“原子序列不早于前置操作”的要求。

2. 针对晚于SC的内存操作：
   lr.aq的aq位确保后续操作不能跑到LR前面，sc.aqrl的aq位进一步确保后续操作不能跑到SC前面，两者结合保证了原子序列不晚于所有后置操作。

为什么不需要lr.aqrl？ #

给LR添加rl位属于冗余操作：SC的rl位已经完全覆盖了“前置操作不能越过整个原子序列”的约束，额外的rl位不会提供更强的一致性保障，反而可能引入不必要的内存屏障开销，因此手册推荐的lr.aq + sc.aqrl组合已足够满足顺序一致性要求。

内容的提问来源于stack exchange，提问作者Patrick Pan