Verilog中如何将固定赋值的输入端口作为参数传递给子模块？

现有最底层参数化模块tp0定义如下：

module tp0;
parameter num=0;
endmodule

在tp模块中尝试实例化tp0时，希望将输入端口id作为参数传递给tp0的num，但以下代码无法通过编译（因为参数要求是编译期常量，而输入端口是运行时动态信号）：

module tp
(
input id
);
// 因参数需为常量，以下代码无法通过编译
tp0 #(id) tp_i();

endmodule

而tp模块在测试平台tb中实例化时，id被赋予固定值：

module tb
.....
tp tp_0
(
 .id(0)
);

tp tp_1
(
 .id(1)
);
....
endmodule

Verilog的参数是编译阶段确定的常量，无法直接用运行时的输入端口信号为子模块参数赋值。既然测试平台中id是固定值，最直接的解决方式是把tp模块的id从输入端口改为模块参数，这样就能在编译阶段将值传递给tp0的num参数。

修改后的tp模块代码 #

module tp
#(
  parameter ID = 0  // 将原输入端口替换为模块参数
)
(
  // 若有其他功能端口，在此正常定义；无其他端口则留空
);
// 显式将参数ID传递给tp0的num参数
tp0 #(.num(ID)) tp_i();

endmodule

修改后的测试平台tb代码 #

module tb;
// 实例化tp时直接通过参数传递固定值
tp #(.ID(0)) tp_0();
tp #(.ID(1)) tp_1();
....
endmodule

补充说明 #

• 如果tp模块必须保留id作为输入端口（比如存在运行时动态修改的需求），可以结合生成块（generate）实现，但这种场景下依然依赖编译期常量，不如直接用参数传递简洁高效。
• 核心原则：参数传递是编译期行为，只能接收编译阶段确定的常量值，运行时的端口信号无法满足这一要求。

内容的提问来源于stack exchange，提问作者dong