Verilog中是否存在可综合方法将IP内部SRAM配置引脚引至顶层？

• 使用Verilog bind构造
  这是Verilog-2001及以后标准支持的可综合语法，能直接将顶层信号绑定到IP内部的SRAM模块引脚，完全不需要修改IP的层级代码。
  举个实际例子：
  假设IP内部的SRAM模块叫sram_macro，有个速度配置引脚speed_cfg，你可以在单独的绑定文件里写：

bind ip_top_module sram_macro sram_inst (
  .speed_cfg (top_speed_cfg)
);

这里ip_top_module是你的IP顶层模块名，sram_inst是IP内部实际例化的SRAM实例名，top_speed_cfg是你要引到顶层的信号名。
这种方式会让工具在综合时自动把内部引脚和顶层信号连接起来，完全符合可综合要求，主流EDA工具（Synopsys DC、Cadence Genus）都支持。

• 利用EDA工具的属性约束
  部分综合工具支持通过设置属性来传递引脚连接，比如在Synopsys Design Compiler中，可以用set_attribute给内部SRAM的配置引脚指定顶层信号：

set_attribute [get_pins ip_top_module/sram_inst/speed_cfg] connect_to_pin [get_pins top_speed_cfg]

这种方式不需要写Verilog代码，纯通过工具约束实现，同样是可综合的，但依赖具体工具的语法，移植性稍差。

注意事项 #

• 要确保你能准确获取IP内部SRAM的模块名和实例名，要是IP里的SRAM是匿名例化（比如 sram_macro ()没写实例名），bind方法就用不了，得先确认IP的RTL结构。
• bind构造的文件要和IP RTL一起加入综合流程，工具才会识别绑定关系。

内容的提问来源于stack exchange，提问作者jacobi