如何用最少Verilog代码将1024位1D寄存器转为2D寄存器？

核心实现代码 #

以下两种方式都能以极少的代码完成转换，可根据你的逻辑类型选择：

组合逻辑（generate块）

genvar i;
generate
    for(i = 0; i < 128; i++) begin: assign_B
        assign B[i] = A[(i*8)+7 : i*8];
    end
endgenerate

时序/组合逻辑（always块）

integer i;
always @(*) begin // 若需时序控制，替换为`always @(posedge clk)`
    for(i = 0; i < 128; i++) begin
        B[i] = A[(i*8)+7 : i*8];
    end
end

逻辑说明 #

• 两种方案均通过循环遍历B的128个元素，每个B[i]对应A中连续的8位：B[0]取A[7:0]，B[1]取A[15:8]，直到B[127]取A[1023:1016]，完全匹配位宽要求。
• generate块是Verilog-2001及以后标准支持的语法，适合在模块级别直接生成组合逻辑赋值；always块则更灵活，可适配组合或时序触发的场景。
• 这两种写法避免了手动编写128行重复赋值语句，是代码量最少的实现方式。

内容的提问来源于stack exchange，提问作者PANKAJ AGRAWAL