如何从32位输入中提取最大8位序列？Verilog代码输出X问题

你遇到的输出全为X的核心原因是寄存器maxval未初始化。Verilog中reg类型变量默认初始值是未知态X，你的代码第一次比较时用inpt[7:0]和X对比，结果仍为X，后续所有比较都基于这个未知值，最终导致输出始终是X。另外，当前写法还存在隐含锁存器（latch）风险——组合逻辑的always块里，maxval的赋值依赖自身旧值，不符合组合逻辑设计规范。

修正后的代码 #

模块代码 #

module exercitiul4(input [31:0] inpt, output [7:0] otpt);
  
  reg [7:0] maxval;
  
  always @ (inpt) begin
      // 先将第一个8位段作为初始最大值，规避未知态问题
      maxval = inpt[7:0];
      // 依次和剩余8位段比较，更新最大值
      if (inpt[15:8] > maxval) begin
          maxval = inpt[15:8];
      end
      if (inpt[23:16] > maxval) begin
          maxval = inpt[23:16];
      end
      if (inpt[31:24] > maxval) begin
          maxval = inpt[31:24];
      end
  end
  
  assign otpt = maxval;
endmodule

测试代码（可扩展多测试用例） #

module exercitiul4_tb;

reg[31:0] nr_tb;
wire[7:0] out_tb;

exercitiul4 maTerminaProgramuAsta(.inpt(nr_tb), .otpt(out_tb));
initial begin
  nr_tb = 32'h00000080; // 对应十进制128，用十六进制更直观
  #1;
  $display("输入值: %h, 最大8位段: %b", nr_tb, out_tb);
  
  // 新增测试用例验证不同场景
  nr_tb = 32'h10203040;
  #1;
  $display("输入值: %h, 最大8位段: %b", nr_tb, out_tb);
end
endmodule

关键改动说明 #

• 初始化最大值：在always块开头先把第一个8位段赋值给maxval，确保初始值为有效数据，避免X参与比较。
• 改用if语句：替换三元运算符，逻辑可读性更强，同时消除依赖变量自身旧值的赋值逻辑，规避隐含锁存器风险。

内容的提问来源于stack exchange，提问作者Adrian