Verilog移位寄存器阵列编译错误求助：输出端口赋值问题

错误1：数组越界警告 (ignoring out of bounds l-value array access shift_reg[4]) #

原因：嵌套generate循环中，当i遍历到NROW-1（以NROW=4为例，i=3）时，i+1等于4，超出了shift_reg行索引的合法范围（0到NROW-1），触发非法越界访问。

错误2：连续赋值不支持错误 (Output port expression must support continuous assignment) #

原因：

• 核心源于数组越界的非法连接，编译器无法识别无效的数组元素作为连续赋值目标；
• 循环内错误的越界连接导致编译器无法解析合法的信号传输路径，进而报错。

修正方案 #

关键调整点 #

1. 缩小行循环范围：只处理每列中前NROW-1个移位寄存器的级联，避免i+1越界；
2. 单独处理列尾连接：每列最后一个SR的输出直接连接到下一列的第一个SR输入，无需借助中间数组越界元素；
3. 修正数组维度（可选但更清晰）：原数组维度声明混淆了行列的单bit信号逻辑，调整为wire shift_reg[NROW][NCOL]，每个元素对应单bit的SR输入/输出。

修正后的完整代码 #

module Array #(
    parameter NCOL = 4,
    parameter NROW = 4
)
(   
    input clk,          
    input reset,        
    input Sin,
    output Sout    
);
    
    // 行×列的单bit阵列，对应每个SR的输入/输出节点
    wire shift_reg[NROW][NCOL]; 

    genvar i, j;

    /* 移位寄存器阵列连接逻辑 */
    generate
    for (j = 0; j < NCOL; j=j+1) begin: sr_y
        // 级联每列的前NROW-1个SR
        for (i = 0; i < NROW - 1; i=i+1) begin: sr_x
                sr sr_inst (
                .clk(clk),
                .reset(reset),
                .Sin(shift_reg[i][j]),
                .Sout(shift_reg[i+1][j])
            );
        end
        // 处理每列最后一个SR的输出：连接到下一列的第一个SR输入（非最后一列）
        if (j < NCOL - 1) begin
            sr sr_last (
                .clk(clk),
                .reset(reset),
                .Sin(shift_reg[NROW-1][j]),
                .Sout(shift_reg[0][j+1])
            );
        end
    end
    endgenerate

    /* 模块输入输出与阵列端点连接 */
    assign shift_reg[0][0] = Sin;
    assign Sout = shift_reg[NROW-1][NCOL-1];

endmodule


module sr #(parameter WIDTH = 16)(
    input clk,
    input reset,        
    input Sin,          
    output Sout         
);
    
    reg [WIDTH-1:0] sr_data;
    reg sout;           /* 锁存的移位寄存器输出 */
    
    always @(posedge clk) begin
        if (reset) begin
            sr_data <= 16'd0;
        end else begin
                sr_data[0] <= Sin;
                sr_data[WIDTH-1:1]  <= sr_data[WIDTH-2:0];
        end
    end

    always @(negedge clk) begin
        if (reset == 1'b1) begin
            sout <= 1'b0;
        end else begin
            sout <= sr_data[WIDTH-1];
        end
    end
    
    assign Sout = sout;
    
endmodule

额外说明 #

• 原数组声明wire [NCOL - 1: 0] shift_reg [NROW - 1: 0]是“NROW个NCOL位向量”，与实际需要的“单bit行列阵列”逻辑不符，修正后更贴合信号传输需求；
• sr模块内部逻辑无需修改，其单bit输入输出的设计符合阵列级联要求。

内容的提问来源于stack exchange，提问作者temp1445