如何在SystemVerilog中对%字符进行转义？含$display语句场景说明

在SystemVerilog的格式化输出语句（比如$display）中，要输出单个%字符，直接使用**两个连续的%%**即可完成转义，不需要额外的反斜杠或其他转义符号。

举个实际代码例子：

module display_test;
  initial begin
    // 直接输出带%的字符串
    $display("完成度：30%%");
    // 结合格式化占位符输出
    $display("本次得分：%0d%%", 95);
  end
endmodule

这段代码运行后会输出：

完成度：30%
本次得分：95%

其中，%%会被解析为单个%字符，而其他以单个%开头的序列（比如%0d）依然会正常作为格式化占位符工作，两者不会冲突。

内容的提问来源于stack exchange，提问作者Jean