为何x86-64架构下2KB页面尺寸过小？理想4KB原因解析

你提到的页表体积增大确实是核心问题之一，但x86-64架构下2KB页面的劣势还有几个更关键的维度：

1. 页表层级的内存开销放大 #

x86-64采用多级页表结构（通常为4级：PML4 → PDPT → PDT → PT），页表项（PTE）固定为8字节：

• 一个2KB页表页可容纳 2048 / 8 = 256 个PTE
• 一个4KB页表页可容纳 4096 / 8 = 512 个PTE
  映射相同物理内存时，2KB页面所需的页表页数量直接翻倍。比如映射1GB内存，4KB页面需要2个PDT页+512个PT页；2KB页面则需要4个PDT页+1024个PT页，页表占用的内存会挤占应用程序的可用空间，内存紧张场景下影响尤为明显。

2. TLB命中率骤降带来的性能损耗 #

TLB（Translation Lookaside Buffer）是CPU缓存虚拟地址到物理地址映射的硬件结构，容量有限：

• 单条2KB页面的TLB条目仅能覆盖2KB虚拟内存，4KB页面的条目覆盖范围是其2倍
  相同TLB容量下，4KB页面能覆盖的虚拟内存范围更大，命中率更高。一旦发生TLB miss，CPU需要遍历多级页表，带来显著的性能开销——在内存密集型应用（如数据库、大数据处理）中，TLB miss次数会直接翻倍，拖慢程序运行速度。

3. 软硬件生态的适配成本 #

x86-64从设计之初就以4KB作为默认页面大小，绝大多数操作系统、编译器和应用程序都围绕这一规格优化：

• 内存分配器默认按4KB粒度分配内存，2KB页面会导致额外的内存碎片，增加内存管理的复杂度
• 编译器生成的代码依赖4KB页面的对齐规则，栈、堆的分配逻辑都基于此，2KB页面可能触发额外的边界检查指令，或导致部分内存操作逻辑出错

4. 内存访问粒度的不匹配 #

x86-64的CPU缓存行通常为64字节，4KB页面正好是64个缓存行的整数倍，2KB页面则为32个。在批量内存操作（如DMA传输、内存复制）时，4KB页面能更好匹配内存控制器的访问粒度：

• 传输4KB数据时，4KB页面仅需一次页面权限检查；2KB页面则需要两次，增加硬件处理开销

综上，2KB页面在x86-64上的核心劣势是页表内存开销翻倍、TLB命中率骤降，再加上长期形成的软硬件生态适配，使得4KB成为更理想的页面尺寸选择。

内容的提问来源于stack exchange，提问作者john yale