Verilog中普通0与'0'行为差异的原因咨询

现象描述 #

在Verilog代码中使用如下逻辑：

logic [7:0] x;
// ...
if ((~x) == 0)

当x = 8'hff时，~x为8'h00，但上述表达式的求值结果为false，该现象在仿真及综合后硬件中均被验证。

将表达式修改为：

if ((~x) == '0)

则符合预期：当x = 8'hff时，表达式求值为true。

核心疑问 #

为何添加单引号能解决问题？单独的0是32位无符号整数，(~x)是8位无符号数，无论是否指定位宽，结果理应一致，推测对Verilog的符号性或类型提升规则存在认知盲区。

示例代码 #

module tb;
  logic [7:0] x;
  logic [7:0] y;
  
  initial begin
    x <= 8'hff; 
    y <= 8'h00;
    
    #1;
    $display("((~x) == 0) evaluates to %b", (~x) == 0); #1;
    $display("((~x) == '0) evaluates to %b", (~x) == '0); #1;
    
    $display("((y) == 0) evaluates to %b", (y) == 0); #1;
    $display("((y) == '0) evaluates to %b", (y) == '0); #1;
    $display("((~y) == ~0) evaluates to %b", (~y) == ~0); #1;
    
    $finish;
  end
endmodule

问题解析 #

1. 常量的本质区别 #

• 裸常量0：在Verilog中，未加位宽限定的整数常量默认属于integer类型，位宽为32位有符号数。
• 带单引号的'0：这是Verilog的通配常量（上下文相关常量），会自动适配等式另一侧操作数的位宽与符号属性。在(~x) == '0的场景中，'0会被解析为8位无符号全0，与~x的类型、位宽完全一致。

2. 等式比较的位宽扩展规则 #

Verilog中，当==两侧操作数位宽不同时，会将窄位宽操作数扩展至宽位宽，扩展规则取决于操作数的符号性：

• 若操作数为无符号类型（如logic [7:0]），则进行零扩展（高位补0）；
• 若操作数为有符号类型（如integer、logic signed [7:0]），则进行符号扩展（高位补符号位）。

3. 为何(~x) == 0不符合预期？ #

当x = 8'hff时，~x是8位无符号的8'h00。与32位有符号的0比较时，理论上~x零扩展为32位32'h00000000后应与0相等，但部分仿真器/综合工具在处理无符号类型与有符号integer的跨类型比较时，会存在类型转换歧义：

• 部分工具会强制将无符号的~x转换为有符号integer，尽管数值未变，但这种跨类型转换可能引入不可预期的行为；
• 而使用'0时，由于位宽、类型完全匹配，不需要任何扩展或转换，直接进行8位无符号数的相等比较，结果必然正确。

4. 额外验证：(~y) == ~0的结果 #

y = 8'h00时，~y是8位无符号的8'hff，~0是32位有符号的32'hffffffff（因为0是32位integer，按位取反后为全1）。8'hff零扩展为32'h000000ff，与32'hffffffff不相等，因此结果为false，这也验证了位宽扩展的规则。

内容的提问来源于stack exchange，提问作者John M